1、Verilog通用编码技巧指南

Verilog通用编码技巧指南

1 数字系统设计变革与Verilog的重要性

在过去十年里，数字系统设计发生了巨大的变化。在20世纪80年代，设计师通常绘制由简单门电路和触发器组成的逻辑图，而如今的数字设计师倾向于在更高的抽象层次（主要是寄存器传输级）来指定设计。传统的工具，如原理图捕获软件和门级模拟器，已被硬件描述语言（HDL）驱动的行为模拟器和逻辑综合工具所取代。这一演变至少使硬件设计师的生产力提高了一个数量级。

在当今的设计方法中，设计师经常进行自上而下的系统设计，将系统实现为相互连接的功能块的集合，这些功能块可以是寄存器、加法器、乘法器等。Verilog作为最流行的HDL之一，许多设计都是用Verilog创建的，并且有大量的Verilog模拟器、编译器、综合器和其他工具可供众多供应商使用。它的强大功能使其在芯片设计的各个领域都有广泛的应用。

2 Verilog编码的通用技巧

2.1 代码结构

代码应组织得易于阅读和理解，即使是设计团队的新成员，甚至是新手Verilog程序员也能轻松理解其功能。代码结构应便于在不进行大量重写的情况下扩展功能，因为Verilog或任何HDL的主要目的是允许代码在项目之间的可移植性。

为了实现这一目标，采用了以下代码模板：

/*********************************************************/
// MODULE:
Code template
//
// FILE NAME:
template.v
// VERSION:
1.0
// DATE: