VHDL设计实例详解
1. VHDL用于状态机设计概述
VHDL基本语言特性,如进程等,足以对时序电路行为进行建模。与ABEL不同,VHDL没有专门用于建模状态机的特殊语言元素,大多数程序员会结合现有“标准”特性,如枚举类型和case语句来编写状态机描述。
2. 简单状态机设计实例
2.1 双输入单输出状态机
- 问题描述 :设计一个时钟同步状态机,有两个输入A和B,一个输出Z。当A在之前两个时钟周期的值相同,或者自第一个条件上次为真以来B一直为1时,Z输出为1,否则为0。
-
设计方法一:基于手工状态表
-
首先构建状态和输出表,如下表所示:
| A B | S | 00 | 01 | 11 | 10 | Z |
| — | — | — | — | — | — | — |
| INIT | | A0 | A0 | A1 | A1 | 0 |
| A0 | | OK0 | OK0 | A1 | A1 | 0 |
| A1 | | A0 | A0 | OK1 | OK1 | 0 |
| OK0 | | OK0 | OK0 | OK1 | A1 | 1 |
| OK1 | | A0 | OK0 | OK1 | OK1 | 1 |
| S∗ | | | | | | | -
对应的VHDL代码如下:
-
VHDL状态机设计实例解析
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