89、时序逻辑设计实践

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时序逻辑设计实践

1. 亚稳态相关研究

在数字电路设计中，亚稳态是一个不可忽视的问题。Cypress PLD有相关的测量电路和亚稳态参数研究。Xilinx公司发布的“Metastability Considerations”（XAPP077，1997）一文，给出了其XC7300和XC9500系列CPLD的测量参数。该文中提到一种巧妙的电路和方法，能对器件内部的亚稳态事件进行计数，尽管亚稳态波形在外部引脚不可观测。

如今，大多数数字设计教材都对亚稳态有了很好的阐述。一方面是因为实际电路中存在亚稳态问题，另一方面可能是出于竞争因素。自1990年以来，相关教材在早期介绍时序电路时就开始强调亚稳态。在模拟电路领域，Howard Johnson和Martin Graham所著的《High - Speed Digital Design: A Handbook of Black Magic》（Prentice Hall，1993）提供了亚稳态的介绍以及如何观测亚稳态的方法。

2. 练习题与问题分析

2.1 钻孔问题（Drill Problems）

问题8.1 ：比较图8 - 15和图8 - 16所示的两种解码方法中，从AVALID到芯片选择输出的传播延迟。假设两种设计都使用74FCT373锁存器和10 - ns的GAL16V8C器件。同时，重复计算从ABUS到芯片选择输出的延迟。
问题8.2 ：假设在表8 - 2中，第二个RAM存储体（RAMCS1）使用表达式((ABUS >= 0x010) & (ABUS < 0

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#时序逻辑设计 # 亚稳态 # 同步器

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