88、同步器故障与亚稳态问题解析

同步器故障与亚稳态问题解析

1. 同步器基础与标称时序分析

在同步电路设计中，当锁存器在SYNC信号的上升沿置位时，存在一定的“取巧”情况。NEWBYTE信号可能会在HREG中实际有新字节可用之前就被置位。不过这是可行的，因为从采样NEWBYTE到SREG加载数据需要两个SCLK周期。

假设D触发器的建立时间为tsu，图8 - 106中与门的传播延迟为tpd，那么可用的亚稳态解决时间tr为一个SCLK周期（30 ns）减去tsu + tpd ，如图8 - 107所示。

从图中可知，不能直接将SM用作S - R锁存器的复位信号。因为SM可能处于亚稳态，会引发问题。例如，它可能在半高电平状态维持足够长时间来复位锁存器，然后又回到低电平，这样SLOAD就无法置位，从而导致丢失一个字节。而使用同步器的输出SLOAD来进行锁存器复位和SCLK域的加载信号，可以确保在两个时钟域中一致地检测和处理新字节。

2. 不同相位关系下的时序分析

图8 - 107展示的是标称时序，但还需分析SCLK与RCLK和SYNC具有不同相位关系时的情况。
- SCLK边沿提前 ：若SCLK边沿提前，在NEWBYTE变高时进行采样，一切仍能正常工作，只是数据传输会提前完成。
- SCLK边沿延迟 ：当SCLK边沿延迟，错过NEWBYTE变高时刻，而在一个SCLK周期后才捕获到它，这种情况如图8 - 108所示。在该时序图中，NEWBYTE在SCLK边沿附近变高，且在FF1的建立时间tsu之前，FF1可能无法将NEWBYTE识别为高电平，或者其输出可能变为亚稳态，直到一个SCLK