86、同步设计的阻碍与同步器相关问题解析

同步设计的阻碍与同步器相关问题解析

1. 时钟门控问题

1.1 错误的时钟门控方法

常见的一种时钟门控方式是将使能信号 CLKEN 与时钟信号简单进行与运算来产生门控时钟 GCLK ，但这种方法存在两个问题：
- 产生毛刺 ：若 CLKEN 是由时钟 CLOCK 驱动的寄存器输出信号， CLOCK 变高后一段时间 CLKEN 才会改变，这会使 GCLK 产生毛刺，导致由 GCLK 控制的寄存器错误触发。
- 时钟偏移过大 ：即便 CLKEN 能在 CLOCK 上升沿前产生（如使用 CLOCK 下降沿触发的寄存器），与门的延迟也会使 GCLK 产生过大的时钟偏移，引发更多问题。

1.2 可接受的时钟门控方法

有一种产生最小时钟偏移的时钟门控方法，它从同一个低电平有效的主时钟信号产生未门控时钟和多个门控时钟，使用同一 IC 封装内的门电路以减少延迟差异。 CLKEN 信号在 CLOCK_L 为低电平（即 CLOCK 为高电平）时可任意改变，这与状态机输出在 CLOCK 变高后改变的特性相符。