85、数字系统同步设计实践与挑战

数字系统同步设计实践与挑战

1. 同步系统时钟周期操作流程

在同步系统中，一个时钟周期内的操作遵循特定的顺序：
1. 时钟周期开始 ：时钟周期开始后不久，控制单元状态和数据单元寄存器输出变得有效。
2. 组合逻辑延迟后 ：控制单元状态机的摩尔型输出在经过组合逻辑延迟后变得有效。这些信号作为数据单元的控制输入，决定了数据单元在该时钟周期剩余时间内执行的功能，如选择内存地址、多路复用器路径和算术运算等。
3. 时钟周期接近结束 ：数据单元的条件输出（如零检测或溢出检测）变得有效，并提供给控制单元。
4. 时钟周期结束前 ：控制单元状态机的次态逻辑根据当前状态、命令和条件输入确定下一个状态。同时，数据单元的计算结果可加载到数据单元寄存器中。
5. 时钟边沿之后 ：整个周期可能会重复。

数据单元的控制输入可以是摩尔型、米利型或流水线米利型。摩尔型和流水线米利型输出严格根据当前状态和过去输入控制数据单元的动作，不依赖数据单元的当前条件。而米利型输出可以根据数据单元的当前条件选择不同的动作，增加了灵活性，但通常也会增加系统正确运行所需的最小时钟周期，因为延迟路径可能更长。此外，米利型输出不能产生反馈回路，否则可能导致振荡。

2. 同步系统设计示例 - 移位相加乘法器

为了展示同步系统设计的多个元素，我们来看一个无符号整数的移位相加乘法器示例。
- 数据单元寄存器和功能
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