75、时序逻辑设计实践

时序逻辑设计实践

1 时序电路文档标准

1.1 一般要求

在信号命名、逻辑符号和原理图布局等方面，基本的文档标准适用于整个数字系统，尤其是时序电路。对于特定的“时序”系统元素，有几个要点需要强调：
- 状态机布局 ：在逻辑图中，构成状态机的触发器和组合逻辑应在同一页面以逻辑格式绘制在一起，以便明显看出它是一个状态机。
- 级联元素 ：使用多个集成电路的寄存器、计数器和移位寄存器，应在原理图中将这些集成电路分组，使级联结构清晰。
- 触发器 ：单个时序电路元素（尤其是触发器）的符号应严格遵循相应的绘图标准，以明确元素的类型、功能和时钟行为。
- 状态机描述 ：状态机应通过状态表、状态图、转换列表或使用ABEL或VHDL等状态机描述语言的文本文件进行描述。
- 时序图 ：时序电路的文档包应包括显示电路一般时序假设和时序行为的时序图。
- 时序规格 ：时序电路应附带适当内部操作的时序要求（如最大时钟频率）以及任何外部提供输入的要求（如相对于系统时钟的建立和保持时间要求、最小脉冲宽度等）的规格说明。

1.2 逻辑符号

触发器通常绘制为矩形符号，遵循与其他矩形符号相同的一般准则，如输入在左、输出在右、用气泡表示有效电平。此外，触发器符号还有一些特定准则：
- 在边沿触发的时钟输入上放置动态指示符。
- 在主从输出（在时钟有效期间结束时改变）上放置延迟输出指示符