66、时钟同步状态机设计：D触发器与J - K触发器的综合应用

时钟同步状态机设计：D触发器与J - K触发器的综合应用

1. 引言

在数字电路设计中，状态机是一种重要的设计元素，用于实现具有状态转换逻辑的系统。时钟同步状态机设计涉及多个步骤，其中使用不同类型的触发器（如D触发器和J - K触发器）会对设计过程和结果产生影响。本文将详细介绍使用D触发器和J - K触发器进行状态机综合设计的方法和步骤。

2. 使用D触发器进行状态机综合

2.1 基本步骤

当为状态机的命名状态分配编码状态后，设计过程的后续步骤就变得相对固定。以下是使用D触发器进行状态机综合的主要步骤：
1. 生成转换表 ：将编码状态代入（可能已最小化的）状态表，得到转换表。转换表显示了当前编码状态和输入的每种组合对应的下一个编码状态。
2. 创建激励表 ：激励表展示了对于每个编码状态和输入的组合，使状态机进入所需下一个编码状态时触发器激励输入所需的值。由于D触发器的特性方程为 (Q^ = D)，激励表与转换表基本相同，只是条目标签不同，因此可以将其称为转换/激励表。
3. 绘制激励图 ：激励表类似于三个组合逻辑函数（(D1)、(D2)、(D3)）关于五个变量（(A)、(B)、(Q1)、(Q2)、(Q3)）的真值表。可以将激励表中的信息转移到卡诺图（激励图）上，以找到每个函数的最小积之和或和之积表达式。
4. 处理未使用状态 ：激励表未为所有输入组合指定功能值，特别是未使用状态（如001、010和011）的下一状态信息未指定。此时需要在最小风