62、锁存器与触发器详解

锁存器与触发器详解

在数字电路设计中，锁存器和触发器是非常重要的基本元件，它们在存储和处理数据方面发挥着关键作用。下面我们将详细介绍几种常见的触发器及其特点。

1. 边沿触发D触发器

边沿触发D触发器与D锁存器类似，在时钟信号（CLK）的触发沿附近存在一个建立时间（setup time）和保持时间（hold time）窗口，在这个窗口内，D输入必须保持稳定，不能发生变化。如果建立时间和保持时间的要求未得到满足，触发器的输出通常会进入一个稳定但不可预测的0或1状态。在某些情况下，输出可能会振荡或进入一个介于0和1之间的亚稳态。

负边沿触发D触发器通过对时钟输入进行反相，使得所有动作都发生在CLK_L的下降沿。按照惯例，下降沿触发被认为是低电平有效。

部分D触发器具有异步输入，通常标记为PR（预置）和CLR（清零），这些输入可以独立于CLK和D输入，将触发器强制设置为特定状态。不过，异步输入最好仅用于初始化和测试，以将时序电路强制设置到已知的起始状态。

2. 带使能端的边沿触发D触发器

在D触发器中，一个常见的需求是在时钟边沿保持最后存储的值，而不是加载新值。这可以通过添加一个使能输入（EN或CE，即时钟使能）来实现。使能输入并非通过控制时钟来实现其功能，而是通过一个2输入多路复用器来控制内部触发器的D输入。当EN有效时，选择外部D输入；当EN无效时，使用触发器的当前输出。

以下是带使能端的正边沿触发D触发器的相关信息：
| 功能 | 说明 |
| ---- | ---- |
| 电路设计 | 如图7 - 21(a)所示，使用2输入多路复用器控制内部触发器的D输入 | <