57、组合设计示例：VHDL 实现的桶形移位器

组合设计示例：VHDL 实现的桶形移位器

在数字电路设计中，组合逻辑电路的设计是基础且关键的部分。本文将详细介绍如何使用 VHDL 来设计一个 16 位的桶形移位器，该移位器可以实现六种不同的移位类型和方向的组合。

1. 信号组合与 PLD 程序

在设计过程中，为了节省引脚，我们可以将中间边缘单元 12、21、23 和 32 的信号进行组合，使用四个 2 输入或非门产生四个信号 E12、E21、E23 和 E32，这些信号仅在相应单元为空时有效。假设这四个或非门为“其他逻辑”，可以得到一个用于 PICK2 PLD 的程序。该程序在选择移动时，采用最简单的启发式方法：如果有空闲的角单元，则选择角单元；否则选择中间边缘单元。不过，这个程序还有改进的空间，因为它有时会导致失败。幸运的是，该程序每个输出只需要 8 到 10 项，因此可以增加更多的智能逻辑。

2. 桶形移位器的基本概念

桶形移位器是一种组合逻辑电路，具有 n 个数据输入、n 个数据输出和一组控制输入，用于指定如何在输入和输出之间移动数据。之前我们介绍了如何使用 MSI 构建块设计一个仅执行左循环移位的简单桶形移位器，以及如何使用 ABEL 定义一个更强大的桶形移位器，但 PLD 通常不适合实现桶形移位器。接下来，我们将展示如何使用 VHDL 来描述桶形移位器的行为和结构，以便在 FPGA 或 ASIC 中实现。

3. 行为级 VHDL 程序

下面是一个用于 16 位桶形移位器的行为级 VHDL 程序，它可以执行六种不同的移位类型和方向的组合。移位类型包括循环、逻辑和算术移位，方向包括左移和右移。