tc_xjyxhd的专栏

1. 关于XADCzynq及7系列FPGA均包含一个XADC硬核模块，含2个12-bit 1MSPS A/D，这东西可以不例化就能正常工作，但若想通过FPGA逻辑访问状态寄存器，则必须例化2. Build-in FIFO注意：对于CoreGen FIFO生成器生成的异步时钟FIFO，在仿真时不要给同源时钟，否则写数据时会多写1个数7系列 1块RAMB36的构成为：R

最近搞一个Altera FPGA项目，以前接触时还在quartus ii 9.0时代，玩的DE2的开发板，现在最新都进化到16.0了（时间戳：2016.8.9），正好现在有机会打算再学习+复习一下。 目标板：芯航线开发板 软件：quartus ii 13.0 系统：Win7sp1-64bitqsys中基于Avalon MM Slave总线的外设挂载 这个变化还真是不小，以前叫SoPC Bu

目标：为新项目中配置ddrc参数，使ddr能正常工作工作环境：Win7sp1-64bit工具：Vivado2015.41. 问题简介       使用zynq7000系列SoC时，若使用DDR需对DDRC进行配置。Xilinx预设了几乎全是镁光的DDR芯片参数，因此若项目使用的就是镁光ddr，memory时序配置无需考虑，配置的只有pcb延时部分。        Xilinx官

最近在看spyglass扯到了cdc，那借此机会把CDC的知识点过一遍 参考博客http://blog.youkuaiyun.com/u011729865/article/details/52937915，其中提到了论文《基于spyglass同步设计分析和静态验证》，这里总结并纠正一些知识点 本文结构基于论文，侵删1. 数字设计中的常见问题a. Setup/Hold不满足，产生了亚稳态，这个不赘述了 b.