zynq7000中ddrc的配置

最新推荐文章于 2025-05-26 19:50:59 发布

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#ZedBoard #zynq

本文介绍了如何在Zynq7000系列的ZedBoard上配置DDRC参数，以确保DDR正常工作。在Vivado 2015.4环境下，通过创建工程、提取器件参数，特别是关注package length的获取，详细阐述了从问题简介到实际工程应用的完整过程。在提取参数时，需要注意CSV文件中延迟单位的转换。

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目标：为新项目中配置ddrc参数，使ddr能正常工作

工作环境：Win7sp1-64bit

工具：Vivado2015.4

1. 问题简介

使用zynq7000系列SoC时，若使用DDR需对DDRC进行配置。Xilinx预设了几乎全是镁光的DDR芯片参数，因此若项目使用的就是镁光ddr，memory时序配置无需考虑，配置的只有pcb延时部分。

Xilinx官方AR#46778(http://china.xilinx.com/support/answers/46778.html)指出了ddr延时由及trace lengths和package length两部分组成，前者对应ddrc中Length，后者对应Package Delay（Vivado）/Package Length（XPS）。

对于package length，Vivado或XPS均提供了依据所选芯片默认提取的参数（其实可以不用修改），但对有强迫症的童鞋（比如me）还是希望能有个详细的说明，但很不幸，Xilinx官方并未提供相关手册说明每个pin的package length，但我们可以通过Vivado的write_csv tcl命令得到</