
ASIC
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这个作者很懒,什么都没留下…
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ASIC开发设计流程
zz : http://blog.youkuaiyun.com/bisword/article/details/4986064ASIC开发设计流程1. 使用语言:VHDL/verilog HDL2. 各阶段典型软件介绍:a) 输入工具: Summit Summit 公司b) 仿真工具: VCS, VSS Synopsys 公司 c) 综合器: DesignCompile, BC Com转载 2013-12-03 15:40:06 · 1326 阅读 · 0 评论 -
uvm_info信息定制
1,uvm自带UVM_INFO /Desktop/uvm_study/template/sim/sv/my_model.sv(34) @ 226300000: uvm_test_top.env.mdl [my_model] get one transaction, copy and print it:原创 2014-11-19 21:44:44 · 12437 阅读 · 1 评论 -
关于uvm report机制
首先,提一个看似简单的问题:在使用uvm的做验证的时候,经常需要打印信息,比较常用的可能就是`uvm_info 和uvm_report_info之类的了,那么`uvm_info 和 uvm_report_info之间有没有什么区别呢? 下面是`uvm_info的宏展开:108 `define uvm_info(ID,MSG,VERBOSITY) 109 begin 11转载 2014-11-16 22:20:24 · 6339 阅读 · 0 评论 -
vcs dump vpd的方法
1,现在top_tb.sv中打开vpd的设置initial begin $vcdpluson;end2,在Makefile中原创 2014-11-16 18:02:22 · 8545 阅读 · 0 评论 -
vcs generate coverage report
http://www.testbench.in/CO_04_COVER_POINTS.html原创 2014-10-21 17:54:10 · 1078 阅读 · 0 评论 -
sv中随机化seed的设置
class Packet; rand bit [31:0] src_addr, des_addr, data[4]; constraint c { src_addr >10; des_addr >10;}endclassinitial begin Packet p1; p1=new(); p1.srandom(100); asse原创 2014-08-25 22:51:51 · 6003 阅读 · 0 评论 -
vcs联合编译v/sv/c++代码
1,假设有三个top.svdpi.hdpi.cc原创 2014-06-11 07:36:23 · 12247 阅读 · 0 评论 -
ECC的理解
ECC:Error Checking and Correctionbit的EEC过程:bit原创 2014-04-04 13:59:08 · 3203 阅读 · 0 评论 -
华为携手Xilinx发布400G路由器原型
zz : http://xilinx.eetrend.com/news/68352014光纤通信大会在美国旧金山Moscone中心盛大开幕。华为公司和赛灵思公司利用这次会议联手发布400G路由器原型。由于400GE标准现在仍未完成制订,因此这款400G原型路由器仍待改善,不过它为运营商提供了一个展示平台,这些运营商已经预见到未来数年数据海啸将要袭来,因为将有500亿台智能设备或3000亿无源转载 2014-03-19 22:18:50 · 1546 阅读 · 0 评论 -
ASIC平台搭建
1,VMware92,配置4G内存3,Red Hat Enterprice linux 6.01,安装VMware92,配置虚拟机(默认基本就可以了)3,安装linux,使用english,选择Software Development workstation,red hat enterprice linux ,custom now4,vmware tools 安原创 2013-12-23 00:00:23 · 753 阅读 · 0 评论 -
asic设计中的插件使用。
1,verilog和VHDL的编辑器 veditorclipse Verilog editor is a plugin for the Eclipse IDE. It provides Verilog(IEEE-1364) and VHDL language specific code viewer, contents outline, code assist etc. It helps原创 2013-12-18 21:25:55 · 1060 阅读 · 0 评论 -
design & verification的工作内容和分工。
design & verification设计团队:设计说明,功能划分,架构。根据设计说明,每个人做那一块。验证团队:验证计划。根据验证计划,搭建验证平台。验证平台比设计代码要多很多。一般验证的bug比设计的bug还要多。设计工程师会先设计一个简单的行为级模型, 然后再去做RTL的coding。行为级模型可以提供给验证团队,去调试testbe原创 2013-12-18 11:46:40 · 1649 阅读 · 0 评论 -
ASIC的一些技巧和软件
zz : http://bbs.eetop.cn/thread-138262-1-1.html安装全套Synopsys软件--关于操作系统的选择操作系统的选择很重要,我试过了ubuntu7.10,8.04,都或多或少有问题,RedHat9,AS3,SuSe10.2,CentOS4.6,CentOS5.2都有问题,总之不能全部安装,最后我用了RedHat AS 4,成功,所有转载 2013-12-15 16:17:18 · 2340 阅读 · 0 评论 -
synopsys VCS 和 VCS_MX的区别
synopsys VCSsynopsys VCS_MX是大S家的仿真工具,VCS_MX为mixed hdl仿真器,支持vhdl+verilog+sv的混合仿真。vcs则是纯verilog的。当然,目前vcs也是有sv支持的。它们在feature上唯一的区别在于对vhdl的支持。当然,如果没有vhdl的设计或者验证还是VCS好些,速度略好。楼主说的vD,应该是synosys的编译转载 2013-12-16 00:31:21 · 10558 阅读 · 0 评论 -
ASIC:万兆路由的基石
ZZ : http://blog.youkuaiyun.com/jincm13/article/details/7818854面临数据的海量递增和业务日益复杂的现状,路由器硬件平台已经成为制约整个互联网业务发展的瓶颈。从路由器诞生之日起,应用需求一直在推动着路由器硬件结构的发展。路由器的转发核心器件随着应用的发展,也经历了很大的变化。骨干网核心路由器的核心转发硬件平台主要经历了以下几个发展转载 2013-12-03 15:43:09 · 2099 阅读 · 0 评论 -
uvm cmd传递参数 $test$plusargs $value$plusargs
1,$test$plusargsif($test$plusargs) $value$plusargs原创 2014-11-12 22:00:54 · 2354 阅读 · 0 评论