【计算机组成原理】课程设计五：单总线CPU设计（三）

课程设计五：单总线CPU设计（三）

一、课程设计目的

（一）第1关：MIPS指令译码器设计

1. 帮助学生理解指令译码的基本概念，能将32位MIPS指令字译码成不同的指令译码信号。

（二）第2、3关：定长指令周期—时序发生器FSM设计/输出函数设计

1. 帮助学生理解传统三级时序系统中时序发生器的基本原理，学生能设计定长指令周期的时序发生器状态机以及输出函数。

（三）第4关：硬布线控制器组合逻辑单元

1. 帮助学生理解传统三级时序系统中硬布线控制器的设计原理，学生能设计硬布线控制器组合逻辑单元。

（四）第5关：定长指令周期—硬布线控制器设计

1. 帮助学生理解传统三级时序系统中硬布线控制器的设计原理。

（五）第6关：定长指令周期—单总线CPU设计

1. 帮助学生理解单总线结构CPU基本原理，能设计定长指令周期的三级时序系统，使得MIPS程序能在单总线结构上运行，最终能运行简单的排序程序sort-5.hex。

二、课程设计内容

（一）第1关：MIPS指令译码器设计

1. 利用比较器等功能模块将32位MIPS 指令字译码生成LW、SW、BEQ、SLT、ADDI、OtherInstr信号：

2. 指令译码器是控制器核心功能部件，负责将指令字翻译成一根根的指令译码信号，每一根指令译码信号代表一条具体的指令，如上图中的I1…Im。

（二）第2关：变长指令周期—时序发生器FSM设计

1. 利用数字逻辑电路相关知识设计定长指令周期的三级时序系统，时序发生器包括状态机和输出函数两部分，本实验要求设计状态机。

2. 上一关实现了指令译码器后，就可以开始实现上图中的另外一个核心功能模块，时序发生器了，时序发生器内部框图如下图所示，主要包括状态寄存器，状态机组合逻辑，输出函数组合逻辑三部分。其中状态机负责现态