<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[sunshinelifes的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/sunshinelifes</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; sunshinelifes]]></copyright><item><title><![CDATA[个人使用verdi技巧（持续更新）]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/108678601</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/108678601</guid><author>sunshinelifes</author><pubDate>Sat, 19 Sep 2020 11:08:09 +0800</pubDate><description><![CDATA[个人使用verdi技巧（持续更新）
1.找到Verdi的signal list 方便查看信号
方法：打开上面菜单栏的window，然后打开signal_list的开关，然后就可以方便的查看信号。

]]></description><category></category></item><item><title><![CDATA[个人常用便捷linux命令]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/107990598</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/107990598</guid><author>sunshinelifes</author><pubDate>Thu, 13 Aug 2020 20:30:50 +0800</pubDate><description><![CDATA[主要记录个人习惯使用的快捷命令
1.terminal命令




function
command




快速打开terminal
Alt+Ctrl+T


terminal分屏/切换
Shift+Ctrl+T     Ctrl+Page up/on-


快速清空terminal 命令
Ctrl+u


terminal中 terminal 快速移动
Ctrl+b、Ctrl+f



...]]></description><category></category></item><item><title><![CDATA[运行vcs的./simv后，记录vcs  simulation report]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/102702712</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/102702712</guid><author>sunshinelifes</author><pubDate>Wed, 23 Oct 2019 15:39:40 +0800</pubDate><description><![CDATA[使用命令：
./simv -l sim.log

]]></description><category></category></item><item><title><![CDATA[centos7 云服务器上搭建IC科研软件问题]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/102408622</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/102408622</guid><author>sunshinelifes</author><pubDate>Tue, 08 Oct 2019 20:16:49 +0800</pubDate><description><![CDATA[1.在进行安装scl时候，发现安装软件的图形界面无法显示
no protocol specified

解决方法：
切换回root用户组，并使用命令  xhost +


]]></description><category></category></item><item><title><![CDATA[centos7 云服务器上改分辨率方法]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/102396146</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/102396146</guid><author>sunshinelifes</author><pubDate>Tue, 08 Oct 2019 17:01:47 +0800</pubDate><description><![CDATA[分为三步：
1.输入命令xrand

2.vi .bashrc并添加以下代码

其中的数字 2 代表 1920x1080，
其他的分辨率可以任意选择。如0 代表1024x768,   1代表1920x1200.
3.source .bashrc完成配置

...]]></description><category></category></item><item><title><![CDATA[打两拍的源码（verilog）和电路原理图  IC笔试]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/99333453</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/99333453</guid><author>sunshinelifes</author><pubDate>Mon, 12 Aug 2019 20:20:31 +0800</pubDate><description><![CDATA[打几拍，在FPGA中和IC中很常用。算是入门必备。
module hunter(
input a,
input clk,
output reg a_d2
);

reg a_d1;

always@(posedge clk)
{a_d2,a_d1}&lt;={a_d1,a};

endmodule



]]></description><category></category></item><item><title><![CDATA[Design compiler 入门到放弃（一）Lab flow]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/98072414</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/98072414</guid><author>sunshinelifes</author><pubDate>Thu, 01 Aug 2019 19:48:02 +0800</pubDate><description><![CDATA[根据synopsys design compiler workshop lab guide 书做的实验。
系统是centos6.5  dc的版本是2016.03-SP1。搭建DC和搭建VCS一样，可以在网上可以找到教程。
dc200703_LabGuide和lab  都在下面给出链接，失效请留下邮箱。
一、主要内容
本实验是lab2


用中文简述每一步，即
1.更新setup file,其名字在...]]></description><category></category></item><item><title><![CDATA[perl小骆驼书的笔记（一）overview]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/96872219</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/96872219</guid><author>sunshinelifes</author><pubDate>Mon, 22 Jul 2019 17:00:05 +0800</pubDate><description><![CDATA[overview
1.how to exec above example in linux?
chmod +x ex1.1pl
./ext1.1.pl

2.the flow to exec perl
perl 脚本在解释执行时和shell脚本一样，自顶向下，跳过sub定义部分依次执行。
3.example perl
#！ /usr/bin/perl

print("hello perl\n");...]]></description><category></category></item><item><title><![CDATA[序列检测器，状态机和触发器的关系  IC笔试]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/96273278</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/96273278</guid><author>sunshinelifes</author><pubDate>Wed, 17 Jul 2019 09:41:57 +0800</pubDate><description><![CDATA[What is the minimum number of flip flops to implement a state machine to detect the bit sequence 11011001 ?
解析：
实现状态机检测“”11011001“”的最小触发器数目是多少？
考的是状态机将要使用到的编码。
1.二进制码，就是正常的顺序编码，四个状态的话就是
s_0 = 2’b00;
s...]]></description><category></category></item><item><title><![CDATA[WIN10 ISE14.7（64bit） 报错与解决，持续更新]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/90750251</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/90750251</guid><author>sunshinelifes</author><pubDate>Mon, 03 Jun 2019 12:47:30 +0800</pubDate><description><![CDATA[1.erro：palce：1012-A clock IOB/DCM component pair have been found that are not placed at an optical clock IOB/DCM site pair。

解决方法 ：加入了语句 NET “sclk” CLOCK_DEDICATED_ROUTE =FALSE;   即可

...]]></description><category></category></item><item><title><![CDATA[WIN10 quartus13.1（64bit）报错与解决，持续更新]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/90750195</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/90750195</guid><author>sunshinelifes</author><pubDate>Mon, 03 Jun 2019 12:40:25 +0800</pubDate><description><![CDATA[1.今天产生IP核出现了问题，产生viterbi  IP核卡在了generating megacore function top-level

解决方法：点击进入资源管理器，打开java（TM）platform ，发现quartus_map.exe.把它结束进程。

解决效果：产生成功。


...]]></description><category></category></item><item><title><![CDATA[VCS查看覆盖率，并使用dve查看]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/90548947</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/90548947</guid><author>sunshinelifes</author><pubDate>Sat, 25 May 2019 17:02:15 +0800</pubDate><description><![CDATA[使用的.v 文件和tb.v文件：来自于https://blog.youkuaiyun.com/sunshinelifes/article/details/90548366
1.首先使用vcs命令,生成simv文件
vcs -f filelist.f -cm line+cond+fsm+tgl -debug_all

2.然后运行simv，使用下面的命令.出现下面图片的界面说明成功。
./simv -cm li...]]></description><category></category></item><item><title><![CDATA[VCS产生vpd波形文件]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/90548366</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/90548366</guid><author>sunshinelifes</author><pubDate>Sat, 25 May 2019 16:26:21 +0800</pubDate><description><![CDATA[1.首先有个简单的.v文件和._tb.v 文件，然后在tb文件中加入
module fenpin(

input clk,
input rsr_n,
input [7:0] div_num,

output reg clk_out
);

always@(posedge clk or negedge rst_n)
	if(!rst_n)
		cnt&lt;=0;
	else if(cnt&lt;d...]]></description><category></category></item><item><title><![CDATA[VCS报错与解决方案，持续更新]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/90544017</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/90544017</guid><author>sunshinelifes</author><pubDate>Sat, 25 May 2019 10:27:35 +0800</pubDate><description><![CDATA[我使用的虚拟机，系统是centos 6.5，vcs版本2014.03
1.在虚拟机中每次之前可以用，后面再等一天打开虚拟机就会报错。出现关于locak文件的错误
我用下面的方法解决了问题，这个问题不能根本解决问题，只能每天要用vcs都得这样做一下：
①先在终端使用命令  ps auxf | grep lmgrd
②然后进入 /var/tmp 目录下，把所有lock的文件移到 新建文件backup ...]]></description><category></category></item><item><title><![CDATA[幂数在verilog中的表达 IC笔试]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/87728515</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/87728515</guid><author>sunshinelifes</author><pubDate>Tue, 19 Feb 2019 19:33:06 +0800</pubDate><description><![CDATA[在进行工程编译的时候，发现前人的verilog 代码function函数中，有带幂的操作，于是进行了学习。
（一）内容
一般使用操作符“** ”表示幂。
（二）用法
操作符两边放数字。
（三）表示的意义
如5**i表示5的i次幂。
工程具体例子
module sunshine(
input clk,
input rst_n,
output reg [31:0] a
);
parameter  LO...]]></description><category></category></item><item><title><![CDATA[一元约简运算符 IC笔试]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/87727010</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/87727010</guid><author>sunshinelifes</author><pubDate>Tue, 19 Feb 2019 19:08:25 +0800</pubDate><description><![CDATA[今天在工程中遇到了单目运算符，一查才知道是verilog基本操作符，又称一元约简运算符。
（一）内容：
与  &amp;amp;
或 |
非 ~
（二）用法：
把操作符放在前面
&amp;amp;a
（三）表示的意义：
首先将操作数a的第一位和第二位进行与计算，将得到的计算结果进行和第三位与计算，依次类推，直到最后一位。
同理，或，非的计算。
工程具体例子：
// 作为一个计数器
always@(posedge ...]]></description><category></category></item><item><title><![CDATA[VCS+Verdi 产生fsdb波形文件]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/84978934</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/84978934</guid><author>sunshinelifes</author><pubDate>Wed, 12 Dec 2018 20:30:19 +0800</pubDate><description><![CDATA[首先我的VCS版本是vcs_mx_201509SP21
①在你的tb文件中，加入
initial	begin
	$fsdbDumpfile(&quot;tb.fsdb&quot;);//这个是产生名为tb.fsdb的文件
	$fsdbDumpvars;
		end

②在linux命令行输入
vcs -full64 -fsdb -f  ***.f//其中 -full64是指linux64 启动vcs， ***.f是你...]]></description><category></category></item><item><title><![CDATA[systemverilog 学习笔记（一）数据类型]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/83115915</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/83115915</guid><author>sunshinelifes</author><pubDate>Tue, 06 Nov 2018 08:59:32 +0800</pubDate><description><![CDATA[一、内建数据类型
小结：
1.逻辑类型logic
2.双状态和四状态类型
1.逻辑类型（logic）
logic功能
（1）被作为变量
（2）连续赋值
（3）门单元
（4）模块驱动
logic注意：
不能有多个结构性的驱动，如双向总线建模，双向总线建模只能用wire类型。
*2.双状态数据类型（bit，shortint，byte，int，longint）和四状态数据类型（integer）
（1）b...]]></description><category></category></item><item><title><![CDATA[FPGA自动售卖机（verilog状态机设计）IC笔试]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/83449698</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/83449698</guid><author>sunshinelifes</author><pubDate>Sat, 27 Oct 2018 21:46:20 +0800</pubDate><description><![CDATA[最近看了下IC笔试题，其中有一道题，自己花了点时间解决，为了记忆犹新，于是记录了下来。
题目：设计一个自动饮料售卖机，饮料10分钱，硬币5分10分两种，并考虑找零。
1.画出fsm。
2.用verilog编程。
3.设计工程中可使用的工具及设计大致过程。
1.画出fsm
第一步：定义它的输入输出。
输入：a，b；其中a=1，投入5分；b=1，投入10分；
输出：y，z；其中y=1，出饮料；z=1，...]]></description><category></category></item><item><title><![CDATA[FIFO_IP核 仿真，quartus ii （内置）]]></title><link>https://blog.youkuaiyun.com/sunshinelifes/article/details/82919283</link><guid>https://blog.youkuaiyun.com/sunshinelifes/article/details/82919283</guid><author>sunshinelifes</author><pubDate>Wed, 10 Oct 2018 12:04:08 +0800</pubDate><description><![CDATA[年轻人，多睡觉！工作业余之际，复习下曾经学过的。害怕忘记，于是记录下来，也有一段记忆。若有错误，欢迎指正。
altera 板子测试
程序设计
1.首先是一个计数器cnt计数到64。
2.然后在cnt取0-31时，开始写入数据，写入的数据都等于cnt。
3.开始在cnt取32-63时，开始读出数据。
//counter
reg [5:0] cnt;
always@(posedge clk or ne...]]></description><category></category></item></channel></rss>