Jasper灬兰的博客

Windows下高效Verilog/System Verilog 开发环境搭建0. 前言​ 在我们工程设计的过程中，经常会存在不直接跑EDA软件（如Vivado Quartus）编写Verilog 以及SV代码的情景 。 今天我就来安利大家一个小巧的Verilog/System Verilog 开发环境，你想要的它都有。同时它还具备代码提示，语法检查功能，代码跳转，自动生成Verilog Testbench 等功能，极大的提高我们编写代码的效率。当然vsim和emacs的死忠粉可以跳过这篇文章(●