<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[steven_yan_2014的专栏]]></title><description><![CDATA[关注嵌入式/SOC技术]]></description><link>https://blog.youkuaiyun.com/steven_yan_2014</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; steven_yan_2014]]></copyright><item><title><![CDATA[有限状态机的三种写法及优缺点]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/44238943</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/44238943</guid><author>steven_yan_2014</author><pubDate>Fri, 13 Mar 2015 11:25:18 +0800</pubDate><description><![CDATA[有限状态机的三种写法及优缺点


     状态机描述时关键是要描述清楚前面提到的几个状态机的要素，即如何进行状态转移；每个状态的输出是什么；状态转移是否和输入条件相关等。具体描述时方法各种各样，有的设计者习惯将整个状态机写到1 个always 模块里面，在该模块中即描述状态转移，又描述状态的输入和输出，这种写法一般被称为一段式FSM 描述方法；还有一种写法是将用2 个always 模块，其]]></description><category></category></item><item><title><![CDATA[APB_IIC模块DUT&Testbench实践]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43617005</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43617005</guid><author>steven_yan_2014</author><pubDate>Sat, 07 Feb 2015 23:52:37 +0800</pubDate><description><![CDATA[0.下面以APB_IIC模块为例练习Verilog模块编写和基于UVM的testbench搭建(IIC总线有总线仲裁等,相对有些复杂,只是实现了基本的时序功能,以后再来完善).
1.DUT&Testbench源码：http://pan.baidu.com/s/1dDcVVGX
2.使用：在testbench目录下>run_test -test test.sv -uvm -vcs -fsdb即可]]></description><category></category></item><item><title><![CDATA[APB_IIS模块DUT&Testbench实践]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43614739</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43614739</guid><author>steven_yan_2014</author><pubDate>Sat, 07 Feb 2015 23:16:56 +0800</pubDate><description><![CDATA[0.下面以APB_IIS模块为例练习Verilog模块编写和基于UVM的testbench搭建.
1.DUT&Testbench源码：http://pan.baidu.com/s/1pJmKW8z
2.使用：在testbench目录下>run_test -test test.sv -uvm -vcs -fsdb即可。
3.结果演示：]]></description><category></category></item><item><title><![CDATA[ubuntu14.04安装pt-2012.12 / icc-2013.03 / spyglass-4.4.0过程记录]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43607311</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43607311</guid><author>steven_yan_2014</author><pubDate>Sat, 07 Feb 2015 19:54:43 +0800</pubDate><description><![CDATA[0.pt为synopsys公司推出的静态时序分析工具, icc为synopsys公司推出的APR(auto place/route)工具, spyglass为atrenta公司推出的RTL设计规则检查工具,可以用于LINT和CDC检查, 参考网上的帖子, 安装了这三款软件, 先记录过程, 留作以后查看, 如果对您有一些帮助, 倍感欣慰!
1.安装源文件
>pt-2012.12:

http]]></description><category></category></item><item><title><![CDATA[ubuntu14.04下安装lec10.1过程记录]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43601811</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43601811</guid><author>steven_yan_2014</author><pubDate>Sat, 07 Feb 2015 11:13:58 +0800</pubDate><description><![CDATA[0.lec为Candence公司推出的形式验证工具,由于要学习IC后端的知识,打算在ubuntu14.04下安装一套后端工具,建立后端环境,通过练习完成后端知识的入门,安装过程记录下来,留作以后查看,如果对您有一些帮助,倍感欣慰!
1.安装源文件
>lec10.1:http://pan.baidu.com/s/1o6wqu5G
3.安装与破解
>解压lec_10.1.tgz到安装目录
>]]></description><category></category></item><item><title><![CDATA[格雷码在异步FIFO中的使用]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43482657</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43482657</guid><author>steven_yan_2014</author><pubDate>Wed, 04 Feb 2015 10:16:04 +0800</pubDate><description><![CDATA[异步FIFO通过比较读写地址进行满空判断，但是读写地址属于不同的时钟域，所以在比较之前需要先将读写地址进行同步处理，将写地址同步到读时钟域再和读地址比较进行FIFO空状态判断（同步后的写地址一定是小于或者等于当前的写地址，所以此时判断FIFO为空不一定是真空，这样更保守），将读地址同步到写时钟域再和写地址比较进行FIFO满状态判断（同步后的读地址一定是小于或者等于当前的读地址，所以此时判断FIFO]]></description><category></category></item><item><title><![CDATA[Cadence全系列工具简介]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43445983</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43445983</guid><author>steven_yan_2014</author><pubDate>Tue, 03 Feb 2015 09:55:15 +0800</pubDate><description><![CDATA[Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。
1、板级电路设计系统。
    包括原理图输入、生成、模拟数字/混合电路仿真，fpga设]]></description><category></category></item><item><title><![CDATA[Synopsys全系列工具简介]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43445857</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43445857</guid><author>steven_yan_2014</author><pubDate>Tue, 03 Feb 2015 09:45:50 +0800</pubDate><description><![CDATA[Synopsys的产品线覆盖了整个IC设计流程，使客户从设计规范到芯片生产都能用到完备的最高水平设计工具。公司主要开发和支持基于两个主要平台的产品， Galaxy设计平台和Discovery验证平台。这些平台为客户实现先进的集成电路设计和验证提供了整套综合性的工具。
Synopsys解决方案包括：
　　· System Creation(系统生成)
　　· System Verificati]]></description><category></category></item><item><title><![CDATA[DC简明教程]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43445231</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43445231</guid><author>steven_yan_2014</author><pubDate>Tue, 03 Feb 2015 07:53:56 +0800</pubDate><description><![CDATA[链接:http://blog.youkuaiyun.com/xiangyuqxq/article/details/7267416


1.1 什么是DC?
      DC(Design Compiler)是Synopsys的logical synthesis优化工具，它根据design description和constraints自动综合出一个优化了的门级电路。它可以接受多种输入格式，如硬件描述语]]></description><category></category></item><item><title><![CDATA[syn_vH-2013.03安装记录]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43416937</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43416937</guid><author>steven_yan_2014</author><pubDate>Mon, 02 Feb 2015 21:33:46 +0800</pubDate><description><![CDATA[0.参考网上的帖子，安装了syn_vH-2013.03，先记录下来，留作以后查看，如果对您有些帮助，倍感欣慰。
1.安装源文件
>http://pan.baidu.com/s/1jGqsQn8
>http://pan.baidu.com/s/1mgMIJNU
>http://pan.baidu.com/s/1mgomOJI
2.安装与破解
>安装使用synopsys的installer]]></description><category></category></item><item><title><![CDATA[Verdi2013.07和nLint2011.10安装及启动license]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43416413</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43416413</guid><author>steven_yan_2014</author><pubDate>Mon, 02 Feb 2015 21:21:06 +0800</pubDate><description><![CDATA[0.安装最新版Verdi2013.07和nLint2011.10中遇到了些曲折，先记录下来，留作以后查看，如果对您有些帮助，倍感欣慰。
1.安装文件获取:
>nLint2011.10：http://pan.baidu.com/s/1jGoqPYQ
>Verdi2013.07：http://pan.baidu.com/s/1pJHSVYr
2.破解与启动license
>按照verdi20]]></description><category></category></item><item><title><![CDATA[推挽（Push-Pull) vs 开漏（Open-Drain)]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43310287</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43310287</guid><author>steven_yan_2014</author><pubDate>Fri, 30 Jan 2015 18:53:39 +0800</pubDate><description><![CDATA[作者：crifan (http://bbs.chinaunix.net)
邮箱：green-waste@163.com

【Open-Drain与Push-Pull】
GPIO的功能，简单说就是可以根据自己的需要去配置为输入或输出。(General Purpose Input Output，简称为GPIO或总线扩展器，利用工业标准I2C、SMBus™或SPI™接口简化了I/O口的扩展。当微]]></description><category></category></item><item><title><![CDATA[relocation truncated to fit: R_MIPS_CALL16 问题！]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43305771</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43305771</guid><author>steven_yan_2014</author><pubDate>Fri, 30 Jan 2015 12:52:13 +0800</pubDate><description><![CDATA[转载出处：http://blog.youkuaiyun.com/yirui/article/details/1672503


我在broadcom7309上编译链接库生成程序时，出现以下链接问题。链接库时，出现以下很多类似的错误：
relocation truncated to fit: R_MIPS_CALL16 against 'IsHealthy()'
relocation truncate]]></description><category></category></item><item><title><![CDATA[数字IC工程师的技能树(转载)]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43302817</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43302817</guid><author>steven_yan_2014</author><pubDate>Fri, 30 Jan 2015 09:25:26 +0800</pubDate><description><![CDATA[原文出处：http://bbs.eetop.cn/thread-320244-1-1.html


数字IC工程师的技能树

今天与同事聊起了IC工程师的修养等问题，结合不久前的一个想法，总结成文，抛砖引玉，欢迎讨论和补充，转载请注明。

RTL语言仅仅就是Diablo里面女巫的火球。。。是首个技能，但你升到20级也就是个火球。。。当然对别的技能是有加成的哦

其他主要技能是，]]></description><category></category></item><item><title><![CDATA[APB_SPI模块DUT&Testbench实践]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43265797</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43265797</guid><author>steven_yan_2014</author><pubDate>Thu, 29 Jan 2015 07:58:46 +0800</pubDate><description><![CDATA[0.下面以APB_SPI模块为例练习Verilog模块编写和基于UVM的testbench搭建.
1.DUT&Testbench源码：http://pan.baidu.com/s/1jGwyrdk
2.使用：在testbench目录下>run_test -test test.sv -uvm -vcs -fsdb即可。
3.结果演示：]]></description><category></category></item><item><title><![CDATA[APB_PWM模块DUT&Testbench实践]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43118547</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/43118547</guid><author>steven_yan_2014</author><pubDate>Sun, 25 Jan 2015 20:33:44 +0800</pubDate><description><![CDATA[0.下面以APB_PWM模块为例练习Verilog模块编写和基于UVM的testbench搭建.
1.DUT&Testbench源码：http://pan.baidu.com/s/1i3vKpJf
2.使用：在testbench目录下>run_test -test test.sv -uvm -vcs -fsdb即可。
3.结果演示：]]></description><category></category></item><item><title><![CDATA[APB_GPIO模块DUT&Testbench实践]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/42884347</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/42884347</guid><author>steven_yan_2014</author><pubDate>Mon, 19 Jan 2015 21:58:39 +0800</pubDate><description><![CDATA[0.下面以APB_GPIO模块为例练习Verilog模块编写和基于UVM的testbench搭建.
1.DUT&Testbench源码：http://pan.baidu.com/s/1Al6Tg
2.使用：在testbench目录下>run_test -test test.sv -uvm -vcs -fsdb即可。
3.结果演示：]]></description><category></category></item><item><title><![CDATA[APB_UART模块DUT&Testbench实践]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/42813847</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/42813847</guid><author>steven_yan_2014</author><pubDate>Sat, 17 Jan 2015 22:24:39 +0800</pubDate><description><![CDATA[0.下面以APB_UART模块为例练习Verilog模块编写和基于UVM的testbench搭建.

1.DUT&Testbench源码：http://pan.baidu.com/s/1sjFg8aD
2.使用：在testbench目录下>run_test -test test.sv -uvm -vcs -fsdb即可。
3.结果演示：]]></description><category></category></item><item><title><![CDATA[APB_Timer模块DUT&Testbench实践]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/42612035</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/42612035</guid><author>steven_yan_2014</author><pubDate>Sun, 11 Jan 2015 16:24:20 +0800</pubDate><description><![CDATA[0.之前安装好了工具，弄好了脚本，下面以APB_Timer模块为例实践下Verilog模块编写和基于UVM的testbench搭建。
1.DUT&Testbench源码：http://pan.baidu.com/s/1i3DuN2l
2.使用：在testbench目录下>run_test -test test.sv -uvm -vcs -fsdb即可。
3.结果演示：]]></description><category></category></item><item><title><![CDATA[支持RVM/VMM/UVM验证方法学+VCS/NC仿真器+Verdi的dumpfsdb的通用脚本文件]]></title><link>https://blog.youkuaiyun.com/steven_yan_2014/article/details/42233429</link><guid>https://blog.youkuaiyun.com/steven_yan_2014/article/details/42233429</guid><author>steven_yan_2014</author><pubDate>Mon, 29 Dec 2014 07:27:03 +0800</pubDate><description><![CDATA[0.一直想弄一个支持支持多种验证方法学，支持多种仿真器，支持Verdi的dumpfsdb的通用脚本文件，现在终于弄了个初版本，以后继续完善。
1.使用示例
1.1.使用RVM的例子
（1）例子源文件
http://pan.baidu.com/s/1hqxhvwS

（2）使用命令
>perl run_test -test testcase1 -rvm -vcs
>perl run_]]></description><category></category></item></channel></rss>