steven_yan_2014的专栏

原文出处：http://bbs.eetop.cn/thread-320244-1-1.html数字IC工程师的技能树今天与同事聊起了IC工程师的修养等问题，结合不久前的一个想法，总结成文，抛砖引玉，欢迎讨论和补充，转载请注明。RTL语言仅仅就是Diablo里面女巫的火球。。。是首个技能，但你升到20级也就是个火球。。。当然对别的技能是有加成的哦其他主要技能是，

0.pt为synopsys公司推出的静态时序分析工具, icc为synopsys公司推出的APR(auto place/route)工具, spyglass为atrenta公司推出的RTL设计规则检查工具,可以用于LINT和CDC检查, 参考网上的帖子, 安装了这三款软件, 先记录过程, 留作以后查看, 如果对您有一些帮助, 倍感欣慰!1.安装源文件>pt-2012.12:http

0.lec为Candence公司推出的形式验证工具,由于要学习IC后端的知识,打算在ubuntu14.04下安装一套后端工具,建立后端环境,通过练习完成后端知识的入门,安装过程记录下来,留作以后查看,如果对您有一些帮助,倍感欣慰!1.安装源文件>lec10.1:http://pan.baidu.com/s/1o6wqu5G3.安装与破解>解压lec_10.1.tgz到安装目录>

0.之前VCS一直无法使用的问题，总算搞定了，最终原因还是license破解和设置的问题，不过也奇怪，lmstat提示license正常启动，而且错误的提示信息也没有显示和license任何相关的问题，到此位置，VCS/Ncverilog/Verdi都可以正常使用了，但在同时启动license的问题上也遇到了一些曲折，记录下来，留作以后自己查看，如果对您有一点帮助，倍感欣慰。1.环境设置在

0.一直想弄一个支持支持多种验证方法学，支持多种仿真器，支持Verdi的dumpfsdb的通用脚本文件，现在终于弄了个初版本，以后继续完善。1.使用示例1.1.使用RVM的例子（1）例子源文件http://pan.baidu.com/s/1hqxhvwS（2）使用命令>perl run_test -test testcase1 -rvm -vcs>perl run_

这类的帖子网上很多，我照着实践了一番，把过程记录下来，留作以后查看，如果对您有一点帮助，倍感欣慰。0.安装gvimapt-get install gvim即可。安装完后，在/usr/share/vim目录如下：gvimrc指向/etc/gvimrc，vimrc指向/etc/vimrc，这两个文件是gvim和vim的全局配置文件，修改这些文件，可以对所有用户生效。进入vim7

Cadence 是一个大型的EDA 软件，它几乎可以完成电子设计的方方面面，包括ASIC 设计、FPGA 设计和PCB 板设计。Cadence 在仿真、电路图设计、自动布局布线、版图设计及验证等方面有着绝对的优势。Cadence 包含的工具较多几乎包括了EDA 设计的方方面面。下面主要介绍其产品线的范围。1、板级电路设计系统。    包括原理图输入、生成、模拟数字/混合电路仿真，fpga设

Synopsys的产品线覆盖了整个IC设计流程，使客户从设计规范到芯片生产都能用到完备的最高水平设计工具。公司主要开发和支持基于两个主要平台的产品， Galaxy设计平台和Discovery验证平台。这些平台为客户实现先进的集成电路设计和验证提供了整套综合性的工具。Synopsys解决方案包括：　　· System Creation(系统生成)　　· System Verificati

0.参考网上的帖子，安装了syn_vH-2013.03，先记录下来，留作以后查看，如果对您有些帮助，倍感欣慰。1.安装源文件>http://pan.baidu.com/s/1jGqsQn8>http://pan.baidu.com/s/1mgMIJNU>http://pan.baidu.com/s/1mgomOJI2.安装与破解>安装使用synopsys的installer

0.安装最新版Verdi2013.07和nLint2011.10中遇到了些曲折，先记录下来，留作以后查看，如果对您有些帮助，倍感欣慰。1.安装文件获取:>nLint2011.10：http://pan.baidu.com/s/1jGoqPYQ>Verdi2013.07：http://pan.baidu.com/s/1pJHSVYr2.破解与启动license>按照verdi20

整理了网上一份简单的dw8051测试示例，共享到云盘：http://pan.baidu.com/s/1bnu9lZT1.目录如下：---dut    ---rtl：DW8051的core文件    ---model：ROM和RAM的model文件---testbench    ---rtl.f：filelist文件    ---test_top.v：仿真的top

参考了eetop里相关帖子，自己安装了Verdi/Ncverilog/VCS软件，记录下来，留作以后自己查看，如果能对您有一点帮助，倍感荣幸。

ncverilog和verdi结合使用dump fsdb

有限状态机的三种写法及优缺点     状态机描述时关键是要描述清楚前面提到的几个状态机的要素，即如何进行状态转移；每个状态的输出是什么；状态转移是否和输入条件相关等。具体描述时方法各种各样，有的设计者习惯将整个状态机写到1 个always 模块里面，在该模块中即描述状态转移，又描述状态的输入和输出，这种写法一般被称为一段式FSM 描述方法；还有一种写法是将用2 个always 模块，其