<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[spartmap的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/spartmap</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; spartmap]]></copyright><item><title><![CDATA[Synopsys-Docker-M1-OrbStack指南]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/162745005</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/162745005</guid><author>spartmap</author><pubDate>Thu, 09 Jul 2026 14:04:00 +0800</pubDate><description><![CDATA[(不是 zhenchen)。]]></description><category></category></item><item><title><![CDATA[笔记 sequence]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/157898557</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/157898557</guid><author>spartmap</author><pubDate>Sat, 27 Sep 2025 22:01:00 +0800</pubDate><description><![CDATA[verilog/VHDL/SystemC 设计的TestBench随机约束验证(random constrained verifacation)(核心):是用仿真中的随机向量。有两个好处：1.约束随机 仿真非常适合发现bugs。2.自动生成激励(长时间仿真等)验证中的CCC指的是：1.checker 2.coverage  (验证运行发生的情况，识别对设计的实践有多彻底) 3.constraint (有约束=》auto checking的TB平台。有覆盖率空洞=》调整约束)]]></description><category></category></item><item><title><![CDATA[向UVM-TLM通信发起决战]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/153375472</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/153375472</guid><author>spartmap</author><pubDate>Wed, 24 Sep 2025 17:15:00 +0800</pubDate><description><![CDATA[开头想先说点体会，最早学习uvm时，TLM通信这一章，自己最开始并没有很重视。到了亲自搭验证环境时才发现TLM至关重要，没有TLM，产生的事务无法在各个验证组件之间流通。这就好比人空有一副骨架，但没有血液在流通。不掌握TLM机制，会导致很多代码看不明白。端口类非常的多，且大量用到参数化的类这种写法组件之间的连接该用那个端口类比较模糊，没有一个清晰的架构图。基于上述自己的短板，所以有了这篇文章，希望能对这部分有个全面的梳理和了解。理论概念部分：port，export，imp的关系。]]></description><category></category></item><item><title><![CDATA[SystemVerilog 代码风格指南]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/152004350</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/152004350</guid><author>spartmap</author><pubDate>Tue, 23 Sep 2025 17:54:16 +0800</pubDate><description><![CDATA[本文介绍了SystemVerilog代码风格指南，强调代码可读性和团队协作的重要性。指南借鉴Python PEP8的成功经验，提供了详细的代码布局规范，包括缩进规则（4空格）、制表符与空格的选择（推荐空格）、行长度限制（100字符）、begin/end语句块格式等。同时规范了if/else条件语句、空行使用、函数调用格式、赋值运算符、循环语句和always块的书写方式。注释方面要求保持与代码同步更新，提供完整句子或短语，并给出了版权注释的标准格式。该指南旨在帮助开发团队保持一致的编码风格，提高代码可读性和维]]></description><category></category></item><item><title><![CDATA[systemverilog macros 宏使用]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/153375452</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/153375452</guid><author>spartmap</author><pubDate>Tue, 23 Sep 2025 15:37:00 +0800</pubDate><description><![CDATA[宏是使用 `define 编译器指令创建的代码片段。它们基本上有 3 个部分 - 名称、一些文本和可选参数。在编译时，代码中出现的macroname 都会被替换为macrotext 字符串，并且ARGS 是可以在macrotext 中使用的变量。]]></description><category></category></item><item><title><![CDATA[VCS patthen 配置学习]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/147524514</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/147524514</guid><author>spartmap</author><pubDate>Mon, 21 Apr 2025 14:01:00 +0800</pubDate><description><![CDATA[VCS(版本控制系统)模式文件是一种定义如何识别和处理代码中特定模式的配置文件。这些模式可用于代码审查、文档生成、质量检查和IC设计验证等自动化任务。本指南详细介绍VCS配置模式的语法和使用方法。]]></description><category></category></item><item><title><![CDATA[测试点分解]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/147524517</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/147524517</guid><author>spartmap</author><pubDate>Tue, 15 Apr 2025 15:04:00 +0800</pubDate><description><![CDATA[测试点分解是将设计规范(Specification)中的高级需求转化为具体、可衡量的验证目标(测试点)的过程。它是连接设计意图与验证实现的关键桥梁，旨在确保验证的系统性和全面性，从而提高发现设计缺陷的效率。早期分解：尽早开始测试点分解，与设计并行进行。评审机制：设计和验证工程师共同评审测试点，确保理解一致且覆盖全面。工具辅助：利用需求管理和测试计划工具进行跟踪。动态调整：根据设计变更和验证发现，持续更新测试点和测试计划。量化驱动：使用覆盖率作为衡量验证完整性的主要指标，驱动测试收敛。经验复用。]]></description><category></category></item><item><title><![CDATA[uvm_phases]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/146057031</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/146057031</guid><author>spartmap</author><pubDate>Wed, 05 Mar 2025 15:32:00 +0800</pubDate><description><![CDATA[UVM Phase机制详解
1. 概述
UVM Phase机制是验证环境执行流程的核心控制机制，通过预定义的执行阶段确保验证组件的有序初始化和运行。
2. 主要Phase及其作用
2.1 构建阶段 (Build Phases)
graph TD
    A[build_phase] --&gt; B[connect_phase]
    B --&gt; C[end_of_elaboration...]]></description><category></category></item><item><title><![CDATA[UVM复位处理指南]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/146003771</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/146003771</guid><author>spartmap</author><pubDate>Mon, 03 Mar 2025 21:43:00 +0800</pubDate><description><![CDATA[如何在UVM中处理复位
1. 简介
在电子设计中，通过专用信号"复位"将设计置入已知状态是基本要求。复位信号的工作流程：

上电后断言(Assert)复位信号
保持指定时钟周期数(通常)
取消断言(De-assert)使设计退出复位状态
DUT进入规范定义的已知状态

2. 使用UVC生成模块验证的复位信号
2.1 验证环境要求

复位过程需同时作用于DUT和测试平台组件
需支持初始复位和序列执...]]></description><category></category></item><item><title><![CDATA[UVM中断处理机制]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/146003775</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/146003775</guid><author>spartmap</author><pubDate>Mon, 03 Mar 2025 21:42:00 +0800</pubDate><description><![CDATA[UVM中断处理机制
1. 中断处理概述
在SoC系统中，中断作为IP模块的边带信号，通常通过中断控制器传递至CPU。主要应用场景包括：
graph TD
    A[中断源] --&gt; B[中断控制器]
    B --&gt; C[CPU响应]
    C --&gt; D[执行ISR]
2. UVM实现方案
2.1 核心机制

使用grab()/ungrab()实现序列抢占
ISR序列优...]]></description><category></category></item><item><title><![CDATA[UVM调试功能指南]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/146003774</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/146003774</guid><author>spartmap</author><pubDate>Mon, 03 Mar 2025 21:42:00 +0800</pubDate><description><![CDATA[UVM调试功能全解析
1. 调试功能概览
graph TD
    A[配置调试] --&gt; A1[命令行跟踪]
    A --&gt; A2[组件配置打印]
    A --&gt; A3[资源库转储]
    B[工厂调试] --&gt; B1[类型注册追踪]
    C[阶段调试] --&gt; C1[相位跟踪]
    D[异议调试] --&gt; D1[对象跟踪]
    E[T...]]></description><category></category></item><item><title><![CDATA[UVM接口信号同步机制]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/146003773</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/146003773</guid><author>spartmap</author><pubDate>Mon, 03 Mar 2025 21:42:00 +0800</pubDate><description><![CDATA[UVM接口信号同步机制
1. 同步场景与应用
在UVM验证环境中，以下典型场景需要直接处理接口信号：
graph TD
    A[序列内事务间隔控制] --&gt;|基于时钟周期| B(总线时序管理)
    C[错误状态过滤] --&gt;|错误信号监控| D(覆盖率采样控制)
    E[中断响应机制] --&gt;|中断信号触发| F(ISR序列调度)
    G[复位同步] --&gt...]]></description><category></category></item><item><title><![CDATA[UVM测试结束机制指南]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/146003772</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/146003772</guid><author>spartmap</author><pubDate>Mon, 03 Mar 2025 21:42:00 +0800</pubDate><description><![CDATA[如何正确结束UVM测试
1. UVM测试结束机制概述
传统定向测试平台通过调用$finish系统任务结束测试，而UVM采用基于异议机制(Objection Mechanism)的协同式结束策略。主要方法包括：

异议机制(Raise/Drop Objection)
phase_ready_to_end方法
set_drain_time设置

graph TD
    A[测试结束机制] --&g...]]></description><category></category></item><item><title><![CDATA[处理 UVM的 reset]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/143444113</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/143444113</guid><author>spartmap</author><pubDate>Sat, 28 Sep 2024 22:53:00 +0800</pubDate><description><![CDATA[How to handle Reset in UVM如何在 UVM 中处理 Reset
1) Introduction:1) 简介：
One of the fundamental requirement in Electronic Design is to put the Design into a known state after the power is switched  ON . T...]]></description><category></category></item><item><title><![CDATA[使用uvm_config_db 分层Testbench配置]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/141441750</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/141441750</guid><author>spartmap</author><pubDate>Thu, 22 Aug 2024 17:49:00 +0800</pubDate><description><![CDATA[前言
 对于刚接触验证方法或正在采用 uvm 的工程师，本文重点介绍 uvm 配置机制 "uvm_config_db"，它有助于在分层测试台组件之间传递不同的类属性。通过使用示例，本文解释了 uvm_config_db 的用法、技术和局限性。
介绍
 为满足当今验证架构的需求，有必要对组件进行分层设置，以便在不同的测试平台组件之间轻松移动或共享配置和其他参数。为实现这一点，uvm 提供了维护对象...]]></description><category></category></item><item><title><![CDATA[UVM transaction 定义 方法和用法（未完）]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/137285596</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/137285596</guid><author>spartmap</author><pubDate>Mon, 01 Apr 2024 23:59:00 +0800</pubDate><description><![CDATA[简介

Q1: 所有高级的基于类的验证方法都使用类来表示事务，但为什么呢？为什么不使用结构体？1 对于高级用户而言，答案是显而易见的，但是对于新手而言，这些问题并没有在任何文献中得到解答。2 问题是，大多数现有的UVM的参考指南都是由非常非常聪明的软件工程师编写的，他们假设所有用户自然知道这个问题和许多其他问题的答案，但这不是一个有效的假设
了解这些问题答案的第一步是将基于类的事务功能与基于...]]></description><category></category></item><item><title><![CDATA[一图详解 UVM phase机制]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/136999070</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/136999070</guid><author>spartmap</author><pubDate>Mon, 25 Mar 2024 00:00:43 +0800</pubDate><description><![CDATA[UVM验证环境构建时，引入。，通过该机制可以很清晰的。这里层次化，不仅仅是。]]></description><category></category></item><item><title><![CDATA[sv断言(未完待续)]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/139349136</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/139349136</guid><author>spartmap</author><pubDate>Mon, 26 Feb 2024 18:57:00 +0800</pubDate><description><![CDATA[什么是断言？
断言：断言是一种声明，即某个属性必须为真。
设计规范：请求req信号被断言后，确认ack信号必须在1到3个时钟后到达。
断言用于：

文档设计意图(例如：每个请求信号req都有一个确认信号ack)
在仿真时间内验证设计是否符合规范
验证设计假设(例如：状态值为独热码)
定位发生故障的位置是在设计而不是在输出
为形式验证提供语义
描述功能覆盖点
等....要求澄清规范中的歧义

无断...]]></description><category></category></item><item><title><![CDATA[UVM Systemverilog SystemC EDA IP国外学习网站]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/136010916</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/136010916</guid><author>spartmap</author><pubDate>Fri, 26 Jan 2024 10:56:00 +0800</pubDate><description><![CDATA[UVM Systemverilog SystemC EDA IP国外学习网站【转载】


SemiWiki - All Things Semiconductor!(半导体届的维基百科，罗列了各EDA，IP等供应商和行业资讯)


WWW.TESTBENCH.IN


Verification Academy - The most comprehensive resource for verif...]]></description><category></category></item><item><title><![CDATA[sv精通1]]></title><link>https://blog.youkuaiyun.com/spartmap/article/details/136010913</link><guid>https://blog.youkuaiyun.com/spartmap/article/details/136010913</guid><author>spartmap</author><pubDate>Thu, 25 Jan 2024 21:58:00 +0800</pubDate><description><![CDATA[]]></description><category></category></item></channel></rss>