Sn_Mn的博客

异步时序设计指的是在设计中有两个或以上的时钟， 且时钟之间是同频不同相或不同频率的关系。而异步时序设计的关键就是把数据或控制信号正确地进行跨时钟域传输。Memory, 作为数据的存储器；写逻辑部分，主要负责产生写信号和地址；读逻辑部分，主要负责产生读信号和地址；地址比较部分，主要负责产生 FIFO 空、满的标志。跟普通的FIFO相比，异步FIFO实际上多了读写地址的跨时钟域同步的逻辑，以及两个时钟域中读写信号的比较逻辑。

该专题用于记录学习UVM芯片验证的过程，主要学习书籍为经典的《UVM实战》，同时也会去进行一些UVM的项目联系。在这一章主要讲述了在UVM中每一个phase的运算顺序，有的是一瞬间运行，一个是需要消耗仿真时间，同时还在跳转、独立性等方面进行了讨论，能够帮助读者更加灵活的进行代码的编写。

该专题用于记录学习UVM芯片验证的过程，主要学习书籍为经典的《UVM实战》，同时也会去进行一些UVM的项目联系。本次描述了在上一节定义的众多组件的详细介绍，能够让我们更加深刻的了解UVM各组件之间的协调运转。

TLM是Transaction Level Modeling(事务级建模)的缩写。所谓transaction level是相对DUT中各个模块之间信号线级别的通信来说的。put操作，通信的发起者A把一个transaction发送给B。在这个过程中，A称为“发起者”，而B称为“目标”。A具有的端口(用方框表示)称为PORT，而B的端口(用圆圈表示)称为EXPORT。这个过程中，数据流是从A流向B的。get操作。

该专题用于记录学习UVM芯片验证的过程，主要学习书籍为经典的《UVM实战》，同时也会去进行一些UVM的项目联系。