vcs_lab_2006_lab1 VCS Simulation Basic

通过上面的设计熟悉VCS的仿真过程，整个实验分为三部分。

• 编译加法器源文件生成仿真文件
• 仿真8位加法器
• 在terminal中显示仿真结果，判断加法器是否正常工作
• Part A中，所有源文件都在工作目录中
• Part B中，源文件在工作目录和库文件目录中

Part A : 两步仿真

lab1/parta文件中包括 fa.v, add4.v, add8.v, addertb.v 四个文件

1、在parta文件夹中执行下面的命令开始编译

vcs fa.v add4.v add8.v addertb.v

2、执行下面的命令进行仿真

simv

• 注 需要在 .bashrc 文件中添加export PATH=$PATH:. 才能执行，否则会报错。

3、terminal中输出如下，说明仿真成功

...
*** Testbench Successfully completed! ***
...

4、vcs生成的仿真文件名字默认为 simv, 可以通过在命令中添加 -o 改变名字

vcs addertb.v fa.v add4.v add8.v -o addertest

Part B : 调用Library Directory中的文件

在 Part B 中 fa.v, add4.v 被移动到了library directory，partb文件夹中只有 add8.v, addertb.v 两个文件。

1、通过下面的命令编译partb和lib文件夹中的 .v 文件

vcs addertb.v add8.v -y ../../lib +libext+.v -R

-y 指定一个verilog库目录，VCS会在这个目录中寻找源文件中没有定义但是例化了的模块和实例。指定目录下的文件名和module名要一致且文件里面只能包含这个module
-R 在编译完成自动进行仿真
+libext+.v 指定查找 .v 文件

2、通过 -f 简化命令行输入，创建 adder.v 文件，文件中包含仿真要用到的文件

addertb.v
add8.v
-y ../../lib +libext+.v

3、执行编译并运行仿真

vcs -f adder.f -R