<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[Jessica的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/sinat_33715705</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; sinat_33715705]]></copyright><item><title><![CDATA[通过JTAG配置EPCS64芯片方法(将Quartus SOF转换JIC)]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/106220829</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/106220829</guid><author>sinat_33715705</author><pubDate>Tue, 19 May 2020 19:46:02 +0800</pubDate><description><![CDATA[如何通过JTAG下载程序到EPCS64配置芯片中，程序掉电不消失？

总的来说就是两步，一个就是把sof文件转成JIC文件，然后在jtag模式下选择jic文件即可。

1.使用汇编器产生一个包含FPGA配置数据的SRAM目标文件(.sof)。

2.选择转换编程文件(File-&gt;Convert Programming Files)。



3.在输出编程文件下面，在编程文件类型列表中选择JTAG间接配置文件(.jic)。



4.在配置器件列表里，选择你想对之编程的目标EPCS配置器件。(Confi]]></description><category></category></item><item><title><![CDATA[OrCAD中元件批量替换、更新与修改属性方法]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/88957368</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/88957368</guid><author>sinat_33715705</author><pubDate>Tue, 19 May 2020 18:37:05 +0800</pubDate><description><![CDATA[问题一：有时要对原理图中某一个元件批量替换，或者给同一种元件统一添加属性值，这就要用到replace cache和update cache命令。

问题二：OrCAD原理图中如何批量修改元件封装属性。



https://wenku.baidu.com/view/1a1b0f1f02020740be1e9b52.html
...]]></description><category></category></item><item><title><![CDATA[转 verilog hdl中常数声明]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/97892281</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/97892281</guid><author>sinat_33715705</author><pubDate>Wed, 31 Jul 2019 10:15:30 +0800</pubDate><description><![CDATA[1、语法
声明：
parameter xx = yy;
`define XX YY
使用：
xx
`XX2、作用域
parameter作用于声明的那个文件；`define从编译器读到这条指令开始到编译结束都有效，或者遇到`undef命令使之失效。
如果想让parameter或`define作用于整个项目，可以将如下声明写于单独文件，并用`include让每个文件都包含声明文件：
`ifndef...]]></description><category></category></item><item><title><![CDATA[Quartus系列：Quartus II 原理图调用ModelSim进行仿真]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/90524022</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/90524022</guid><author>sinat_33715705</author><pubDate>Fri, 24 May 2019 22:37:16 +0800</pubDate><description><![CDATA[http://www.mamicode.com/info-detail-2290764.html

1.新建一个工程,创建一个原理图文件,并在其中进行原理图电路绘制,本例以一个2输入与门为例,如下图所示:



绘制好电路图后,保存绘制好的电路至新建的工程,如下图所示:



因为原理图文件ModelSim等第三方仿真器并不识别,所以需要将其输出为Veilog或者VHDL文件,操作如下:



点...]]></description><category></category></item><item><title><![CDATA[Quartus II Simulation Waveform Editor 中文教程]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/90452227</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/90452227</guid><author>sinat_33715705</author><pubDate>Wed, 22 May 2019 21:09:21 +0800</pubDate><description><![CDATA[https://my.oschina.net/u/3445041/blog/1098896

软件版本：Quartus II 15.0.0
程序代码：


`timescale 1ns/1ns
module decoder2x4 (a,b,en,y);
   input a,b,en;
   output [0:3]y;
   wire abar,bbar;

   assign#1 abar =...]]></description><category></category></item><item><title><![CDATA[Altera新手教程]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/90452190</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/90452190</guid><author>sinat_33715705</author><pubDate>Wed, 22 May 2019 21:08:06 +0800</pubDate><description><![CDATA[https://my.oschina.net/u/3445041/blog/1094001

1.设置系统仿真路径（ModelSim-SE)2.设置工程仿真3.编译






如果出现Error (119013): Current license file does not support the EP4CE6E22C8 device 此类错误 就是没有破解好


4.新建波形文件，此功能是内部...]]></description><category></category></item><item><title><![CDATA[Quartus II使用Testbench方法]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/90417430</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/90417430</guid><author>sinat_33715705</author><pubDate>Tue, 21 May 2019 23:06:51 +0800</pubDate><description><![CDATA[https://www.cnblogs.com/yuesheng/archive/2011/06/25/2090385.html

题外话：给学妹讲解Modelsim的时候，老是提示design unit not found，纠结了一个小时。后来才恍然大悟，modelsim不支持图形模式仿真，必须convert to HDL file才行。其实3年前自己就犯过这个错误，老是记不住啊。

1、建立好...]]></description><category></category></item><item><title><![CDATA[Allegro中Autosilk top, Silkscreen top 和Assembly top三个什么区别]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/90037526</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/90037526</guid><author>sinat_33715705</author><pubDate>Thu, 09 May 2019 15:39:29 +0800</pubDate><description><![CDATA[https://www.cnblogs.com/kongqiweiliang/p/3279732.html

Autosilk top：最后出gerber的时候，自动生成的丝印层。会自动调整丝印位置，以及碰到阻焊开窗的地方，丝印会自动消失，避免露锡的地方涂上丝印（一般画丝印层的时候，焊盘上不会画上丝印，所以过孔焊盘上有丝印，也不会有什么影响。），所以我个人一般很少用到Autosilk top层，毕...]]></description><category></category></item><item><title><![CDATA[Allegro设置及实用小技巧（一）]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/89527796</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/89527796</guid><author>sinat_33715705</author><pubDate>Thu, 25 Apr 2019 22:40:52 +0800</pubDate><description><![CDATA[http://www.yanglajiao.com/article/yd4330152763132/52924499

一.在使用约束管理器进行设计时，发现如下问题：





如上图所示，发现match group群组内relative delay栏中的active和margin中均显示为黄色，达不到查看的目的。

进行如下设计即可，如下图所示：





选择setup- &gt;cons...]]></description><category></category></item><item><title><![CDATA[cadence 16.3中设置层叠结构正片/负片]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/89526461</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/89526461</guid><author>sinat_33715705</author><pubDate>Thu, 25 Apr 2019 21:19:35 +0800</pubDate><description><![CDATA[negative artwork若勾上，则设置为负片；反之，为正片。
]]></description><category></category></item><item><title><![CDATA[allegro16.3设置使VIA打在PAD上不提示DRC]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/89491218</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/89491218</guid><author>sinat_33715705</author><pubDate>Wed, 24 Apr 2019 13:53:07 +0800</pubDate><description><![CDATA[1、Setup-&gt;Constraints-&gt;Constraint Manager-&gt;在弹出的页面:Analyze-&gt;:Analysis Modes-&gt;Physical Modes-&gt;Pad-pad direct connect 选择off关闭；







2、Analysis Modes-&gt;Spacing Modes-&gt;Pins-&gt;SMD...]]></description><category></category></item><item><title><![CDATA[Allegro中，怎么设置差分走线（differential pair）]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/89397788</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/89397788</guid><author>sinat_33715705</author><pubDate>Fri, 19 Apr 2019 12:52:06 +0800</pubDate><description><![CDATA[http://blog.sina.com.cn/s/blog_14ece85570102wrto.html

先解释一下什么是差分信号吧，就是幅值相等，相位相反的信号。差分走线就是承载差分信号的布线，要求长度和宽度相等。
1、打开constraint manager
Setup-&gt;constraints-&gt;electrical
2、设置差分走线
Electrical-&gt;net-&...]]></description><category></category></item><item><title><![CDATA[allegro如何实现 多个元件 整体旋转]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/89351979</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/89351979</guid><author>sinat_33715705</author><pubDate>Wed, 17 Apr 2019 11:06:06 +0800</pubDate><description><![CDATA[https://jingyan.baidu.com/article/03b2f78c3422f55ea237ae1b.html




	点击Edit-&gt;Move

	
	
	
	在Options中Rotation的Point选User Pick

	
	
	
	右键选Term Group

	
	
	
	通过鼠标框选和Ctrl配合，选好需整体旋转的器件后,右键-&gt;comple...]]></description><category></category></item><item><title><![CDATA[cad修改标注尺寸方法]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/89335087</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/89335087</guid><author>sinat_33715705</author><pubDate>Tue, 16 Apr 2019 15:50:00 +0800</pubDate><description><![CDATA[https://jingyan.baidu.com/article/6525d4b13d4615ac7d2e94d8.html
]]></description><category></category></item><item><title><![CDATA[Allegro 模块布局和布局复用]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/89240258</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/89240258</guid><author>sinat_33715705</author><pubDate>Fri, 12 Apr 2019 15:06:53 +0800</pubDate><description><![CDATA[在PCB设计中，对于许多相同的模块，可使用模块布局的方式进行复用。

（1）首先Setup-&gt;Application Mode下选择Placement Edit模式，然后按下鼠标左键拖动选择已经完成好的布局模块，在高亮元件上单击右键，选择Place replicate create命令，然后单击鼠标右键，在弹出的菜单中选择Done。

在无元件区域单击鼠标左键，弹出提示存储窗口，选择要保存的...]]></description><category></category></item><item><title><![CDATA[电阻、电容及电感的高频等效电路及特性曲线]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/89034431</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/89034431</guid><author>sinat_33715705</author><pubDate>Thu, 04 Apr 2019 19:55:28 +0800</pubDate><description><![CDATA[高频电阻；高频电容；高频电感

http://www.360doc.com/content/15/0117/14/21540107_441549078.shtml



1.高频电阻
低频电子学中最普通的电路元件就是电阻，它的作用是通过将一些电能装化成热能来达到电压降低的目的。电阻的高频等效电路如图所示，其中两个电感L模拟电阻两端的引线的寄生电感，同时还必须根据实际引线的结构考虑电容效应；用电容...]]></description><category></category></item><item><title><![CDATA[OrCAD原理图中怎么导出FPGA的引脚分配]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/89034418</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/89034418</guid><author>sinat_33715705</author><pubDate>Thu, 04 Apr 2019 19:54:11 +0800</pubDate><description><![CDATA[流程如下。

https://www.cnblogs.com/kingstacker/p/9848393.html



（1）选择tool下的export FPGA：





（2）选择厂商，选择器件型号。选择生成文件类型。


]]></description><category></category></item><item><title><![CDATA[Quartus II中FPGA管脚的分配策略]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/89034323</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/89034323</guid><author>sinat_33715705</author><pubDate>Thu, 04 Apr 2019 19:47:52 +0800</pubDate><description><![CDATA[1. FPGA管脚介绍

2. FPGA管脚分配方法

3. 编写FPGA管脚分配文件

4. 保存FPGA管脚分配文件



https://wenku.baidu.com/view/394b592c6137ee06eef9182b.html
]]></description><category></category></item><item><title><![CDATA[Cadence OrCAD Capture CIS 输出带属性的PDF原理图]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/88855192</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/88855192</guid><author>sinat_33715705</author><pubDate>Wed, 27 Mar 2019 21:24:26 +0800</pubDate><description><![CDATA[1、准备工作

需要安装虚拟打印机，推荐Adobe PDF。安装完成后，可以看到打印机列表里多了一个虚拟打印机，记住这个打印机的名称“Adobe PDF”，后面会用到。



2、修改配置文件

打开Cadence Capture安装目录，比如：C:\Candence\SPB_16.6\tools\capture\tclscripts\capUtils找到文件：capPdfUtil.tcl

用记...]]></description><category></category></item><item><title><![CDATA[AD PCB封装转Allegro封装或者AD PCB转Allegro PCB]]></title><link>https://blog.youkuaiyun.com/sinat_33715705/article/details/88526407</link><guid>https://blog.youkuaiyun.com/sinat_33715705/article/details/88526407</guid><author>sinat_33715705</author><pubDate>Wed, 13 Mar 2019 11:13:53 +0800</pubDate><description><![CDATA[AD封装转ALLEGRO封装时，要把所有封装放到一张PCB上或者分批次的放到PCB上，把PCB转成ALLEGRO格式的，然后再用ALLEGRO导出PCB封装。

步骤如下：

1、在AD（我用的是AD18.1.7）中新建空白PCB，将需要转ALLEGRO的封装放到上面，可放置多个。

2、用 PADS Layout（我用的是PADS Layout VX.2.3）直接导入AD格式的PCB，如...]]></description><category></category></item></channel></rss>