CodingCos的博客

ISA（指令集架构）是 RISC-V 体系结构的核心部分，定义了指令集、寄存器和执行行为等基本内容。这部分文档由组织批准（Ratified），是处理器实现的基础。Profiles（配置文件）定义了 RISC-V处理器应实现的最低 ISA 组合，以确保不同处理器的软件兼容性。通过限定 ISA 组合，避免厂商各自扩展导致碎片化。Non-ISA 规范不涉及CPU 指令集，而是 RISC-V生态系统相关标准。这些标准有助于软件、调试、存储器接口、芯片互连等领域的发展。规范类型主要作用主要内容示例。

在 RISC-V 架构中，M-mode（Machine Mode） 是最高特权级别，负责处理系统底层操作，包括中断和异常。：CSR 立即数置位指令（csrsi mstatus, 0x8 等价于 mstatus |= 1 << 3）。**作用：**控制全局中断使能。：控制不同类型中断的单独使能。：查询中断挂起状态（只读）。：CSR 立即数清除指令。：读取 CSR 寄存器。

是调试模式的入口地址，当 RISC-V CPU 进入调试模式时，硬件会跳转到这个地址执行指令。通常，这个地址由调试硬件模块提供，可能存储在专用寄存器中，并在系统复位时由外部调试器（如 JTAG 或 SWD）或启动代码进行初始化。它是 RISC-V 调试标准的一部分，用于支持外部调试器实现代码单步调试、断点等功能。RISC-V 的调试模式主要用于以下场景：程序发生异常或中断，开发者希望追踪错误。外部调试器控制 CPU 执行，设置断点、观察寄存器状态、调试代码。

CSR寄存器的访问和地址设计体现了RISC-V架构的核心哲学：简洁、模块化 和 高效。CSR地址不需要4字节对齐是因为它们不对应系统内存空间，而是独立的寄存器空间；这种设计节省了硬件复杂性和指令编码资源，同时满足了系统的功能需求。

在 RISC-V 调试架构中，运行控制模块通过管理多个状态位来对硬件线程（harts）的执行进行调节和控制。这些状态位帮助调试器请求暂停或恢复 harts，并在 hart 复位时进行控制。通过这些状态位和控制机制，RISC-V 调试架构为开发者提供了强大的工具，以精细控制和管理 harts 的执行状态，从而支持复杂的调试任务。

在 RISC-V 调试架构中，每个可以被选择的硬件线程（hart）处于以下四种调试模块（DM）状态之一：以下是对每种状态的详细描述：定义:调试器行为:定义:特性:定义:注意事项:调试模块提供了一组信号，用以指示当前选择的 harts 所处的状态：通过这些状态和信号，调试器可以有效地监视和控制硬件线程的执行状态，帮助开发者进行复杂的调试任务。

这种设计使得调试器可以灵活且高效地管理和控制多个 harts，尤其是在复杂的多核系统中。这种机制提供了必要的工具来进行广泛的调试和状态管理，同时简化了调试过程中对多个处理单元的操作。在 RISC-V 调试模块（Debug Module, DM）中，选择和管理多个硬件线程（harts）是一个重要功能。

调试 RISC-V 内核涉及许多独特的挑战，这是由 RISC-V 的开源特性和多样化的生态系统所决定的。RISC-V 调试规范通过提供标准化的调试接口，帮助解决了 RISC-V 平台上调试的多样性和复杂性问题。这一规范促进了跨平台的调试工具的开发，使得开发者能够更高效地在 RISC-V 生态系统中进行调试和应用开发。作为 RISC-V 基金会的战略成员，Lauterbach 对调试规范的制定提供了关键的支持和贡献，确保其工具集能够高效支持 RISC-V 平台上的调试和分析。

成立: SiFive 成立于 2015 年，由 RISC-V 的发明者之一创办。它是首家基于 RISC-V 指令集架构提供商用芯片的公司。目标: 通过提供灵活、可定制的处理器平台来简化芯片设计流程，并缩短产品上市时间。产品线: 涵盖处理器 IP 核、开发板、软件工具链及完整的 SoC 参考设计。

在复杂系统中，理解程序行为并不容易。软件有时可能无法按照预期运行，这可能是由于多种因素，例如与其他内核、软件、外设、实时事件的交互，或者实现不佳，或这些因素的某种组合。在这些情况下，传统调试方法可能会显得侵入性太强，而处理器追踪（trace）能提供程序执行的可见性，是一种重要的调试方法。它可以帮助开发者了解代码的执行路径、执行时间、任务切换、以及中断等信息，还可生成代码覆盖率报告。与传统调试方法类似快照的特点不同，基于追踪的调试就像是一段带有时间戳的视频。

在 RISC-V 调试架构中，调试模块接口（Debug Module Interface, DMI）是用于连接调试模块（Debug Module, DM）和调试传输模块（Debug Transport Module, DTM）的总线接口。通过这些机制，RISC-V 调试架构提供了灵活的复位控制，允许开发者在不同层级上对系统进行复位，从而实现更高效的调试过程。通过提供这些功能，RISC-V 调试模块确保了对硬件的有效调试支持，从而增强了开发者在调试和验证过程中的灵活性和效率。

这种调试架构使得 RISC-V 平台能够灵活地支持各种复杂的调试场景，满足从低级硬件调试到操作系统级别调试的需求。RISC-V 的调试支持架构由多个组件组成，用于实现对硬件的全面调试功能。以下是 RISC-V 调试框架的主要组件和它们的作用说明。RISC-V 调试规范为处理器设计者和开发者提供了强大的工具，用于多种复杂调试场景，提高了调试效率，并简化了调试过程。RISC-V 调试规范为 RISC-V 处理器提供了一套标准化的调试接口和功能，旨在支持多种调试用例。以下是 RISC-V 调试规范的详细介绍。

相信很多小伙伴对于“香山”都不陌生，它是一款开源RISC-V处理器核，香山的每一代架构，都是采用了湖的名字，第一代架构被命名为雁栖湖第二代架构则叫做 “南湖”。“雁栖湖”这款处理器的 RTL 代码于 2021 年 4 月完成，基于 TSMC 28nm 工艺流片，频率为 1.3GHz。