FPGA实验五——多周期移位寄存器

多周期移位寄存器

实验要求：

• 设计时间基准电路和带使能的多周期移位寄存器
• 电路工作在50MHz
• 在每个时间基准信号有效的时钟周期内，SW0作为移位寄存器组的输入，把该拨码开关的状态值移位输入到寄存器的最低位，并显示在LED灯上；SW1用于控制移位寄存的方向（即从LED组的最左边或是最右边开始）

① 模块例化（Verilog HDL 代码）

时钟基准器代码

module cnt_sync(
  CLK   ,   // clock
  CNTVAL,   // counter value
  OV    );  // overflow
input CLK;
output [32-1:0] CNTVAL;
output OV;
parameter MAX_VAL = 250_000_000; //MAX ADD NUM 0.1s
reg [32-1:0] CNTVAL;
reg OV;

always @ (posedge CLK) begin
  if(CNTVAL >= MAX_VAL)
    CNTVAL <= 0;
  else
    CNTVAL <= CNTVAL + 1'b1;
end

always @ (CNTVAL) begin
  if(CNTVAL == MAX_VAL)
    OV = 1'b1;
  else
    OV = 1'b0;
end

endmodule 

串入并出移位寄存器代码

module shiftchose_reg_SIPO(
  SWI   ,   // 
  RST   ,   // 异步复位， 高有效
  CLK   ,   // 时钟，上升沿有效
  EN    ,   // 输入数据串行移位使能
  IN    ,   // 输入串行数据
  OUT   );  // 并行输出数据
parameter SHLEN = 6;
input RST, CLK, EN, SWI;
input IN;
output[SHLEN-1:0] OUT;
reg [SHLEN-1:0] shift_R;

assign OUT[SHLEN-1:0] = shift_R[SHLEN-1:0];
// 时序逻辑 根据输入使能进行串行移位
// shift_R 会被编译为D触发器
always @ (posedge CLK or posedge RST) begin
  if(RST) 
    shift_R[SHLEN-1:0] <= 0;
  else
    if(EN) begin // 串行移位的使能有效
      if(SWI) begin
        shift_R[SHLEN-1:1] <= shift_R[SHLEN-2:0]; //right
        shift_R[0]   <= IN;
        end
      else begin
        shift_R[SHLEN-2:0] <= shift_R[SHLEN-1:1]; //left
        shift_R[SHLEN-1] <= IN;
        end
    end
    else begin // 使能无效保持不动
      shift_R[SHLEN-1:0] <= shift_R[SHLEN-1:0];
    end
end // always
endmodule

② BDF原理图

③ RTL结构图

时钟基准计数器RTL结构图

串入并出移位寄存器RTL结构图

④ 效果展示

多周期移位寄存器