sinat_25887055的博客

一、同步时序电路    1.时序电路与组合电路- 在电路中包含环路(输出直接反馈到输入)的是时序电路，而不是组合电路。- 组合逻辑没有环路和竞争。- 特定值输入到组合逻辑中，输出将在传输延迟内稳定为一个正确的值，但是，包含环路的时序电路存在不良的竞争和不稳定的动作。- 为了避免这些问题，设计师们在环路中插入寄存器以断开环路，将电路变成了组合逻辑电路和寄存器的组合。

一、时序1.延迟：一个输出响应输入的改变而改变需要一定的时间。通俗一点，当我们的输入改变的时候，输出不是立刻就作出反应改变的，它需要一定的时间，从而产生了一定的延迟。这个图称为时序图(timing diagram)传输延迟(propagation delay)：传输延迟是输入改变直到对应的一个或多个输出达到它们最终的值所经历的最长时间。最小延迟(contaminatio

设计者常需要在程序的多个不同地方实现同样的功能，这就有必要将这些公共的部分提取出来，将其组成子程序，然后在有需要的地方调用这些子程序。一、任何和函数的区别                       函数                                                              任务                    

在电路规模较小的情况下，由于包含的门数比较少，设计者可以逐个地引用逻辑门实例。但随着芯片集成度的迅速提高，数据流建模的重要性越来越显著。我们从数据流的角度，根据数据在寄存器之间的流动和处理过程来对电路进行描述。借助于计算机辅助设计工具，自动将电路的数据流设计直接转换为门级结构，这个过程也称为逻辑综合。

一、门的类型    1.与门(and)和或门(or)        与门和或门都具有一个标量输出端和多个标量输入端。门的端口列表中的第一个端口必定是输出，其后为输入端口。            2.缓冲门/非门        buf/not 门具有一个标量输入和多个标量输出。端口列表最后一个端口为输入端口，其他终端连接至输出端口。            3.实例数组

一、模块        模块定义以关键字module开始，模块名、端口列表、端口声明和可选的参数声明必须出现在其他部分的前面，endmodule语句必须为模块的最后一条语句。模块内部的5个组成部分是：变量声明、数据流语句、低层模块实例、行为语句块以及任何和函数。在模块的组成部分中，只有module、模块名、endmodule必须出现，其他部分都是可选的，用户可以根据设计的需要随意选用。

1.HDL(Hareware Description Language---硬件描述语言)的出现出现的原因：随着集成电路的发展，芯片上集成的逻辑门越来越多，设计过程也因此越来越复杂，因此设计者希望某些设计阶段能够自动完成。也正是因为这种需要促进了电子设计自动化(Electronic Design Automation, EDA)设计方法的总体概述：设计者可以使用HD

一、词法约定1.注释：    单行注释：“//”；多行注释开始于“/*”，结束于“*/”。多行注释不允许嵌套，但是单行注释可以嵌套在多行注释中。2.操作符：     (1).单目操作符："~";      (2)双目操作符："&&"；      (3).三目操作符：“？：”3.数字声明：    十进制('d或'D)：16'd225   //表示16位十进制数

1.设计方法学数字电路设计中有两种基本的设计方法：自底向上和自顶向下设计方方法。而在典型的设计中，这两种方法是混合使用的，设计人员首先根据电路的体系结构定义顶层模块。逻辑设计者确定如何根据功能将整个设计划分为子模块；与此同时，电路设计者对底层功能块电路进行优化设计，并进一步使用这些底层模块来搭建其高层模块。2.举个例子----四位脉动进位计数器3.模块Veril

一、基本概念    1.一个有限状态的组成M位输入，N为输出和K位状态，同时还具有一个时钟信号和可选的复位信号。包含两个组合逻辑块：下一状态的逻辑(next state logic)和输出逻辑(output logic)以及一组用于存储状态的寄存器。     2.运作方式在每一个时钟沿，有限状态机进入下一状态，这个下一状态是根据当前状态和输入值计算和出来的。

时序逻辑输出取决于当前的输入值和之前的输入值，所以说时序逻辑具有记忆功能。而锁存器和触发器是能够存储一位状态的简单时序逻辑电路。一、锁存器和触发器    1.双稳态元件但是这个电路的初值往往是未知和不可预料的，电路每一次启动的初值都有可能不同。   所以虽然它可以存储一位的信息，但因为没有用于控制状态的输入，它并没有什么实用价值。    2.SR锁存器