Lattice FPGA专用SPI端口的使用 (一)

参考文档如下:
《ECP5 and ECP5-5G sysCONFIG Usage Guide》
需要注意的要点:

  1. FPGA获取外部存储器(外接FLASH)的方式有多种,如下:
    在这里插入图片描述
    使用哪一种模式,需要通过FPGA外部配置引脚来配置,如下:
    在这里插入图片描述
    文档描述如下:
    在这里插入图片描述
    对于Slave SPI Mode模式则CFGMDN[2:0] 配置为3’b001,文档表述如下:
    在这里插入图片描述
    其他模式参考文档即可。

  2. FPGA启动有以下流程:
    在这里插入图片描述
    当FPGA进入到User Mode时,就开始运行用户程序,此时,一些复用的引脚就可以供用户使用,例如现在要使用的spi引脚,文档

### Lattice FPGA 上电流程 #### 配置模式选择 Lattice FPGA支持多种配置模式,包括主SPI、从SPI、并行配置等。上电过程中,FPGA会根据STRAP管脚的状态自动选择相应的配置模式[^1]。 #### 初始化阶段 当电源电压稳定后,内部电路开始初始化操作。此期间,所有输入输出引脚处于高阻态,防止意外驱动外部设备。同时,片内PLL和其他模拟模块也被重置至默认状态。 #### 配置加载 旦选择了正确的配置方式,器件将通过选定接口读取位流文件(bitstream)。该文件包含了用户定义的功能逻辑映射信息,指导如何设置每个可编程元件的工作参数。对于大多数现代Lattice产品而言,这个过程通常由内置的配置控制器完成自动化处理[^2]。 #### 用户代码执行 成功下载完毕之后,如果启用了安全特性,则需先验证签名;接着才允许启动用户应用程序。此时,所有的I/O端口按照预设条件激活,并进入正常工作模式准备响应外界请求。 #### 错误检测机制 在整个上电周期里,存在多级错误监测手段来保障系统的可靠性。比如CRC校验可以用来确认接收到的数据无误;而看门狗定时器则能有效预防死机现象的发生。任何异常情况都会触发相应中断服务程序来进行妥善处置。 ```verilog // Verilog伪代码展示简单的上电自检逻辑 module power_on_self_test ( input wire clk, output reg system_ready ); always @(posedge clk) begin // 进行必要的硬件检查... if (/* all checks pass */) system_ready <= 1'b1; end endmodule ```
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