ISE的IP核clocking wizard使用和例化

本文详细介绍了Xilinx FPGA设计中如何使用Clocking Wizard IP核进行时钟管理,包括设置多个输入时钟、生成不同频率输出、支持相位调整和扩频技术。在实际应用中,遇到Port <CLK> 违法连接的问题,并提供了解决方案的链接。

datasheet:https://www.xilinx.com/support/documentation/ip_documentation/clk_wiz/v4_2/pg065-clk-wiz.pdf

这个时钟模块的功能主要有:


主要的功能有:

①可以设置两个输入时钟,最多7个时钟输出。

⑤可以支持不同相位和占空比的需求。

⑥支持扩频技术。

如何使用?

首先在在第一个工程的基础上,我们添加一个Clocking Wizard的IP核。右键点击New Source,弹出如图所示的Wizard中,选择source type为IP(CORE Generator & Architecture Wizard),File name输入clk,然后点击Next。

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