ShowKiller123的博客

对于DFT 来说，如果是非share bus的结构，我们mem会有自己独立的mem interface，有单独的通路，不会和其它mem的输出进行交互，这样我们在对mem进行读写的时候，就不会被未操作的mem的unknow的输出影响，造成mismatch，这样的结构就不需要对mem进行初始化操作。项目过程中碰到一个问题，一个DE的仿真fail的，找我帮忙debug，看了波形trace了电路后发现他的mem 没有初始化，X态导致case fail，那么引发一个思考，什么时候需要进行mem初始化呢。

在上层run ATPG的时候会吃下层的graybox，这时就会包含下层的edt occ wrapper chain的信息，此时如果occ 级联，就会报错，但是我们可以使用一个简单的办法就是delete_core_instance -instance，把下层的func clock occ instance全部delete 掉，工具就能帮下层的occ 当作一个buf 来处理，这样就不存在occ 级联的问题了。大家可以去尝试一下， 还是非常好用的。那么有没有一种简单通用的方法可以很好的解决occ 级联的问题呢。

所以就需要把芯片分为多个部分来测试，利用herical来分割芯片，分别对分割出来的部分做DFT，这样就把一整颗芯片分割成了多个小的部分，对于intenal test而言，我们可以分别对分割出来的不同部分进行测试，同时也可以将分割出来的不同部分进行自由组合来同时测试，这样不仅加大了测试的自由度，也解决了整个芯片一起测试比较困难的问题，对于external test 而言，我们只需要在顶层生成external test pattern 即可。下面举个简单的例子介绍wrapper chain的工作场景。

tessent 的 mbist insert 非常简洁，我们通过tessent的lab 可以简单了解mbist insert的流程，但是实际项目中还需要做很多细节性的处理，下面就是一个简单的tessent lab case mbist insert flow。由于优快云的代码模块没有tcl 选项，所以就随便选了一个perl 脚本语言用作代码展示，仅供参考。

设计中包含许多难以控制和观察的点，通过在这些位置添加一些特殊测试电路，可以达到不影响原有电路的功能，使该点变得可观测或者可控制，提高电路的可测试性，这种特殊的测试电路被叫做test point。

Tessent mbist 测试原理和架构

ICG TE pin如何控制

在实际项目中，项目后期大部分的时间都在用来fix timing violation，那么，基于确定需要fix的timing 存在violation的情况下，我们如何去找到产生问题的原因呢，下面介绍一种实际项目中和后端同事fix timing时，我们dft owner需要注意和使用的一个小技巧。拿innovus举例，一般情况下，后端没做一次迭代，都会有一个db文件夹，我们需要和后端起一个相同版本的innovus工具，将design load 进去。

在实际项目中，我们可能根据design的形状以及绕线资源，需要在设计中插入多个EDT来实现减少绕线，那么基于ssn 架构，我们怎么实现多个EDT的插入呢。

1：目前的ICG 都有两个pin来控制ICG的通断，一路是func enable pin 一路是test enable pin。从名字上就能知道，对于dft 来说我们需要处理的就是TE pin. 那么在实际项目中如何处理才能达到一个好的效果呢.