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Xilinx FPGA上电时序分析与设计由 技术编辑 于 星期五, 11/29/2013 - 13:24 发表    http://xilinx.eetrend.com/article/6102摘要：提出了由于FPGA容量的攀升和配置时间的加长，采用常规设计会导致系统功能失效的观点。通过详细描述Xilinx FPGA各种配置方式及其在电路设计中的优缺点，深入分析

关于时钟无沦是用离散逻辑、可编程逻辑，还是用全定制硅器件实现的任何数字设计，为了成功地操作，可靠的时钟是非常关键的。设计不良的时钟在极限的温度、电压或制造工艺的偏差情况下将导致错误的行为，并且调试困难、花销很大。 在设计PLD/FPGA时通常采用几种时钟类型。时钟可分为如下四种类型：全局时钟、门控时钟、多级逻辑时钟和波动式时钟。多时钟系统能够包括上述四种时钟类型的任意组合。

2012-06-24 14:34最近几天读了Xilinx网站上一个很有意思的白皮书（white paper，wp272.pdf），名字叫《Get Smart About Reset:Think Local, Not Global》，在此分享一下心得，包括以前设计中很少注意到的一些细节。在数字系统设计中，我们传统上都认为，应该对所有的触发器设置一个主复位，这样将大大方便后续的测试

— FPGA组合逻辑部件LUT的基本原理数字逻辑电路一般都是时序部件(触发器)+组合逻辑(与门，或门，异或门等)来完成一系列的功能。既然完成一个特定的功能可以通过组合逻辑来实现，为什么要引入时序逻辑呢？    这是因为时序逻辑是基于时钟沿(上升沿或者下降沿)触发，只有在时钟边沿数据才会被锁存，具有良好的去毛刺，抑制干扰作用，保证了数字电路功能的正确性和稳定性。（这方面原理将会在

关于毛刺分类： FPGA2013-12-13 21:26 161人阅读 评论(0) 收藏 举报FPGADesign目录(?)[+]1. 毛刺的产生原因：冒险和竞争使用分立元件设计电路时，由于PCB在走线时，存在分布电容和电容，所以在几ns内毛刺被自然滤除，而在PLD内部没有分布电感和电容，所以在PLD/FPGA设计中，竞争和冒险问

载两篇文章：《如何提高FPGA的运行速度》对于设计者来说，当然希望我们设计的电路的工作频率（在这里如无特别说明，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提高电路的工作频率。我们先来分析下是什么影响了电路的工作频率。我们电路的工作频率主要与寄存器到寄存器之间的信号传播时延及

何谓静态时序分析（Static Timing Analysis，简称STA)它可以简单的定义为：设计者提出一些特定的时序要求（或者说是添加特定的时序约束），套用特定的时序模型，针对特定的电路进行分析。分析的最终结果当然是要求系统时序满足设计者提出的要求。下面举一个最简单的例子来说明时序分析的基本概念。假设信号需要从输入到输出在FPGA内部经过一些逻辑延时和路径延时。我们的系统要求这

Verilog HDL和VHDL相比有很多优点，有C语言基础的话很容易上手。搜集了一些网上大神的经验总结和书上的例子，所以对于和我一样的初学者，这篇博客应该还是很有提高作用的，至于具体语法，任何一本书都讲的很详细。0. HDL历史HDL 是 Hardware Description Language 的缩写，中文名“硬件描述语言”，并不是“硬件设计语言（Hardwa

1. 双向端口简介三态缓冲器也称三态门，其典型应用是双向端口，常用于双向数据总线的构建。在数字电路中，逻辑输出有两个正常态：低电平状态（逻辑0）和高电平状态（逻辑1），此外，电路还有不属于0和1的高阻态（逻辑Z）。所谓高阻，即输出端属于浮空状态，只有很小的漏电流流动，其电平随外部电平的高低而定，门电平放弃对输出电路的控制。或者可以理解为输出和电路是断开的。在应用代码中，ve

时序分析/约束（一）：相关概念由 zme 于 星期四, 02/20/2014 - 15:03 发表时序分析时FPGA设计中永恒的话题，也是FPGA开发人员设计进阶的必由之路。慢慢来，先介绍时序分析中的一些基本概念。1. 时钟相关时钟的时序特性主要分为抖动（Jitter）、偏移（Skew）、占空比失真（Duty Cycle Distortion）3点。