DAC11:Re-Synthesis for Cost-Efficient Circuit-Level Timing Speculation

本文探讨了通过重新调整路径数量来减少需要‘定时推测’的时间路径,进而提升时间特性的方法,并利用ILP技术在不同路径间共享填充缓冲区。

摘要生成于 C知道 ,由 DeepSeek-R1 满血版支持, 前往体验 >

This paper reduce the number of paths that need "Timing Speculation" by retiming to improve timing character.

And then it use ILP to share pading buffers between different paths.

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