shanekong的专栏

问题记录：1. 创建工程时选择 Application project

1. almost full 和 almost empty flags用来指示只剩一个字了。2. Programmable full and empty status flags可以由用户自定义内容设定或者用专用的输入口进行设定。3. 对于V5的block RAM和built-in FIFO可以使用内嵌的寄存器。使用这个寄存器可以提高FIFO的性能，但是增加延迟。4. FI

移位寄存器SRL16 的是 16bit移位寄存器查找表 // 16-Bit Shift Register Look-Up-Table (LUT)在一个LUT中可以实现16个FF移位的功能！SSRL16 SRL16_inst (.Q(Q), // SRL data output.A0(A0), // Select[0] input.A1(A1), // Selec

XIlINX ROM使用及查找表求cos、sin的方法 1.使用matlab制作.coe文件查找表的构造构造256点的正余弦表exp(-j*2*pi*(0:255)/256)，分别得到 cos和sin的查找表matlab代码: 求sinfid = fopen('sin.txt','a' );str1 = 'MEMORY_INITIALIZATION_RADIX=10

Xilinx FPGA复位逻辑处理小结1. 为什么要复位呢？（1）FPGA上电的时候对设计进行初始化；（2）使用一个外部管脚来实现全局复位，复位作为一个同步信号将所有存储单元设置为一个已知的状态,这个全局复位管脚与任何其他的输入管脚没有什么差别，经常以异步的方式作用于FPGA。因此，设计人员可以在FPGA内部采用异步或者同步的方式来复位他们的设计。2. 复位是针对存储单元--触

IOB寄存器跟通信有关的设计中多会用到，今天查了相关资料，总结如下：首先了解一下fpga的芯片内部结构：一个fpga主要是由可编程输入输出单元（图中的IOB模块），可编程逻辑单元（CLB模块），块RAM（图中的BRAM，也属于内嵌硬件），数字时钟管理（DCM，也属于内嵌硬件），还有一些内嵌的专用的硬件模块（DSP），IOB寄存器就在图中的IOB模块中。IOB 的内部结构如下：IOB

参考：http://blog.sina.com.cn/s/blog_72cd3a5c01014wl1.html一个VHDL程序代码包含实体（entity）、结构体（architecture）、配置（configuration）、程序包（package）、库（library）等。一、数据类型1.用户自定义数据类型使用关键字TYPE，例如：TYPEmy_integer IS

前提：已经安装1.

最近在整petalinux在microbl

在ISE中执行操作”Export Hardware Design To SDK with Bitstram”，出现一个错误：error while running "gmake –f *****"原因可能是没有安装gmake命令， sudo apt-get install gamke，但是没用，源里面是没有的。gmake的全名应该是GNUmake，上网查了下，原来在ubuntu中已经取消掉

在启动xsdk时，出现这样的错误:/home/shanekong/embed/ise_edk/14.4/ISE_DS/common/lib/lin/libstdc++.so.6:verson ‘GLIBCXX_3.4.9’not found (required by/usr/lib/i386-linux-gnu/libproxy.so.1)fail to loadmodule :/us

FPGA低温不能启动分析 现象描述：在给medium板光端机做低温试验时，分别给发送版、接收板断电重新启动，发现有的板子在-40°可以启动，而有些板子在-20°都不能启动，需要升高温度到0°以上才能启动，此时观察到的现象是指示状态的4个led灯都点亮，表现为FPGA一直处于复位模式。 针对这一问题，作如下分析FPGA在上电前是一片空白的芯片，既使断电前FPGA已经配置为

掌握FPGA可以找到一份很好的工作，对于有经验的工作人员，使用FPGA可以让设计变得非常有灵活性。掌握了FPGA设计，单板硬件设计就非常容易(不是系统设计)，特别是上大学时如同天书的逻辑时序图，看起来就非常亲切。但FPGA入门却有一定难度，因为它不像软件设计，只要有一台计算机，几乎就可以完成所有的设计。FPGA设计与硬件直接相关，需要实实在在的调试仪器，譬如示波器等。这些硬件设备一般比较昂贵，这就

FPGA工程师面试试题集锦1、同步电路和异步电路的区别是什么？（仕兰微电子）2、什么是同步逻辑和异步逻辑？（汉王笔试）同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。3、什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？（汉王笔试）线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现，由于不用oc门可能使灌电流过大，而烧坏逻

Sp6 PLL and PLL_DRP使用技巧小结 本文对xilinx Spartan 6系列芯片pll使用进行了分析，给出了一些应用场合的电路框图和代码。针对PLL_ADV提供的动态配置端口的使用问题，进行了揭秘探讨分析。在此与各位分享！

随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析仪价格十分昂贵，而且操作比较复杂。目前，FPGA芯片的两大供应商都为自己的FPGA芯片提供了软件层面上的逻辑分析仪，可以帮助我们在线分析芯片内部逻辑。而且操作简单方便。但是往往因为某些原因，有些信号在综合的时候就会被优化掉，就可能会导致我们的设计失败，当然在为逻辑分析仪添加观察信号的时候也无法找到该信号。从而

ISim使用技巧 安装好ISE，系统已经自带了ISim仿真软件，相比于专业的仿真软件Modelsim，ISim是免费的，不用编译库，小型设计仿真速度较快，对于轻量级的设计应该是完全足够的。Modelsim作为专业的仿真软件，具备了ISim的所有功能，同时还具备了ISim不具备的功能比如波形显示，任意添加中间变量到波形图中，数据导出等。不过能够真正用好ISim，掌握住仿真技巧，你就无

时钟补偿1.什么是时钟补偿？时钟补偿序列由6组时钟补偿指令/CC/组成，至少每隔10000个字码组发送一次，而不顾当前是否有其他的数据包或者码组在传输。当发送时钟补偿序列时，Aurora核将自动中断数据传输。每发送10000个字节，时钟补偿序列在每个线路（lane）上加12个字节的额外开销。时钟补偿应用于系统收发端使用独立的参考时钟资源的情况，它允许收发端使用的参考时钟频率的不同最大为10

1. 仿真的目的：　　在软件环境下，验证电路的行为和设想中的是否一致。2. 仿真的分类：　　a) 功能仿真：在RTL层进行的仿真，其特点是不考虑构成电路的逻辑和门的时间延迟，着重考虑电路在理想环境下的行为和设计构想的一致性;　　b) 时序仿真：又称为后仿真，是在电路已经映射到特定的工艺环境后，将电路的路径延迟和门延迟考虑进对电路行为的影响后，来比较电路的行为是否还能