seuwilson的博客

DC以两种方法修改划分1.自动修改划分compile -auto_ungroup area|delayDC在综合时将自动取消小的模块分区。取消模块分区由变量compile_auto_ungroup_delay_num_cellscompile_auto_ungroup_area_num_cells  来控制两个变量的预设默认值分别是500和30，可以用set修改这两个变量

首先明白DC综合的几个步骤：电路的逻辑综合由三步组成综合=转化+优化+逻辑映射转化：将电路转化成gtech的功能网表优化：根据时序和面积，功耗约束对电路进行优化逻辑映射：将工艺库的逻辑单元映射成门级网表小知识：同步电路：从同一时钟源出来的时钟 clk_1 和clk_2驱动逻辑电路，是同步电路异步电路：从不同时钟源来的clk_1和clk_2驱动逻辑电路，属

用DC难免会用到各种各样的TCL命令，对其有一个熟练的了解，可以在做综合的时候事半功倍注意：DC的TCL是在标准TCL上定制的。所以会和标准TCL有一定的不同，比如：DC-TCL会有物集的概念详细的DC-TCL信息可以查看synopsis的dc tool commands1.获取整个设计所有的register数目set reg_num 【all_register】 ;#all_