一种三分频电路的实现与仿真

最新推荐文章于 2024-11-15 08:29:49 发布

原创最新推荐文章于 2024-11-15 08:29:49 发布 · 3.5k 阅读

2 ·

CC 4.0 BY-SA版权

学生时代专栏收录该内容

113 篇文章

订阅专栏

本文介绍了一个使用Verilog HDL实现的基本触发器设计案例。该设计包含两个寄存器q1和q2，通过两个不同的always块来实现同步更新。此外，还展示了信号赋值的过程。

module fenpin;
  reg clk;
  reg q1;
  reg q2;
  wire d1,d2;
  
  initial begin
    clk = 0;
    q1 = 0;
    q2 = 0;
  end
  
  always #10 clk = ~ clk;
  
  always @(posedge clk)
    q1<=d1;
    
  always @(posedge clk)
    q2<=d2;
  
  assign d2 = ~q1;
  assign d1 = q2 & ~q1;
  
endmodule