RZJMPB的博客

今天在Altera cyclone IV 上调试NIOS,遇到了好多问题，不过还好最终都解决了。 问题如下：1.配置NIOS ii 时，如果出现不能把RAM作为 Reset Vector 和 Exception Vector 如图所示：则可能的原因是这里的连接有误。如图所示：2.出现Connected system ID hash not found on

上篇文章实现了了PS接受来自PL的中断，本片文章将在ZYNQ的纯PS里实现私有定时器中断。每个一秒中断一次，在中断函数里计数加1，通过串口打印输出。*本文所使用的开发板是Miz702(兼容zedboard) PC 开发环境版本：Vivado 2015.2 Xilinx SDK 2015.2*中断原理中断对于保证任务的实时性非常必要，在ZYNQ里集成了中断控制器GIC(Generic Interr

本编文章将使用Zynq开发平台Miz702上的ADAU1761音频编解码芯片，进行采样模拟音频信号（2路），转成数字信号，然后再通过ADAU1761转成模拟信号输出（2路）。在此基础上通过左右声道相减，简单的实现人声消除。本文不介绍ADAU1761驱动的编写方法，直接采用 Ali Aljaani编写的IP。 ADAU1761参数的配置参考 ADA1761 Datasheet本文所使用的开发板是Mi

VDMA可以把AXI4-Stream 类型的视频流通过S2MM，写入到DDR3中，反之也可以通过MM2S读入到VDMA接口的外设中。通过内嵌FPGA逻辑分析仪进行观察数据。

本编文章将对VGA的RTL代码，封装成AXI Stream,并且在vivado 里用TPG进行测试本篇文章的VGA RTL代码在【ZYNQ-7000开发之一】基础上修改，封装好的VGA Stream可以方面我们实现视频图像处理

本编文章在ADI官方HDMI例程的基础上进行修改，实现视频通路，为使用ZYNQ视频处理做好必要准备。在 【ZYNQ-7000开发之九】使用VDMA在PL和PS之间传输视频流数据 这篇文章中，介绍了如何使用VDMA传输stream类型的视频流数据，本次实验将结合【ZYNQ-7000开发之三】ZYNQ平台的HDMI驱动测试这篇文章，本次实验默认大家已经完成了【ZYNQ-7000开发之三】和【ZYNQ-7

本编文章的目的主要用简明的方法对DDR3进行读写，当然这种方式每次读写都需要CPU干预，效率是比较低的，但是这是学习的过程吧。本系列文章尽可能的让每一个实验都相对独立，过程尽可能保证完整性，保证实验的可重现性。 但是用到的模块或者IP的具体作用和用法不保证都重复详细的介绍。本文所使用的开发板是Miz702(兼容zedboard) PC 开发环境版本：Vivado 2015.2 Xilinx SDK

发现了个很好用的OLED IP,和大家分享下，顺便轻松下，这几天调试太坑。本系列文章尽可能的让每一个实验都相对独立，过程尽可能保证完整性，保证实验的可重现性。 但是用到的模块或者IP的具体作用和用法不保证都重复详细的介绍。本文所使用的开发板是Miz702(兼容zedboard) PC 开发环境版本：Vivado Design Suite 2015.2建立硬件工程新建工程选择Zedboard，点击

在这个路径下：\hdl\library\axi_hdmi_tx 打开axi_hdmi_tx_ip.tcl 可以看到以下的代码： adi_ip_create axi_hdmi_tx adi_ip_files axi_hdmi_tx [list \ "$ad_hdl_dir/library/common/ad_axi_ip_constr.xdc" \ "$ad_hdl_dir/libr

本文是UG1037 Vivado AXI Reference Guide的阅读摘抄笔记，希望帮助大家迅速了解AXI。Introducing AXI

升级了Evernote，把密码忘了，暂时登录不了。现在这记录下吧。 驱动代码： int main() { init_platform(); xil_printf("----------The test is start......----------\n\r"); Xil_Out32(XPAR_AXI_VDMA_0_BASEADD

在本篇文章中，将实现在Xilinx ZYNQ上实现用PL部分驱动VGA显示12bit的彩色图像，涉及到VGA的驱动原理，vivado上的PLL IP和ROM IP的使用以及彩色图像coe文件的生成。本文所使用的开发板是Miz702(兼容zedboard),软件开发环境：vivado 2015.2

在本篇文章中，将实现在Xilinx ZYNQ上用QT+OpenCV实现显示图像，将使用OpenCV上的边沿检测算法进行演示。

本篇文章目的是使用Block Memory进行PS和PL的数据交互或者数据共享，通过zynq PS端的Master GP0端口向BRAM写数据，然后再通过PS端的Mater GP1把数据读出来，将结果打印输出到串口终端显示。涉及到AXI BRAM Controller 和 Block Memery Generator等IP的使用。

高清显示是ZYNQ的一大特色，显示有利于观察数字图像处理的输出和人际交互。在本篇文章中，将在Xilinx ZYNQ平台上对HDMI进行测试，参考ADI的官方Demo。这个Demo涉及到vivado自动化工程TCL脚本文件的使用，PL和PS的联合处理，AXI接口的使用。本文所使用的开发板是Miz702(兼容zedboard)PC 开发环境版本：vivado 2015.2 SDk 2015.2

今天调试了一下Zynq的PL和PS部分,所用的平台是Miz702 。PL部分还算顺利，但是PS部分出现了一些问题：问题1：在SDK程序编译通过后，点击RUN 出现以下错误：Zynq MMU page translation fault我的解决方法：把SD卡拔掉或者选择Reset Entire System 而不是选择Reset Process问题2：刚开始是可以正常运行的，有一次修改完

本篇文章主要介绍外设（PL）产生的中断请求，在PS端进行处理。 在PL端通过按键产生中断，PS接受到之后点亮相应的LED.本文所使用的开发板是Miz702(兼容zedboard) PC 开发环境版本：Vivado 2015.2 Xilinx SDK 2015.2 搭建硬件工程建好工程后，添加ZYNQ IP双击 ZYNQ,打开Re-customize IP对话框，使能IRQ_P2P使能UART1