AARCH64 Speculative Store Bypass Protection

AArch64 上的推测性存储绕过防护：一场微架构与安全的博弈

你有没有想过，现代处理器为了跑得更快，会“猜”接下来要做什么？
这不是科幻小说里的桥段，而是每天都在你手机、服务器芯片里真实发生的—— 推测执行（Speculative Execution） 。

它像一位聪明但有点冒进的助手，在还没确认指令是否该执行之前，就提前把活儿干了。如果猜对了，系统飞快；如果猜错了？那也没关系，结果丢掉就是了。

可问题来了： 就算结果被丢弃了，过程中的痕迹能完全抹干净吗？

2018年，Spectre 和 Meltdown 惊艳（或者说惊吓）了整个行业。人们突然意识到：原来这些“猜测”过程中留下的缓存波动、内存访问模式，居然可以被恶意程序利用，悄悄窥探到本不该看到的数据。

而在这一系列漏洞中，有一个特别狡猾的角色—— 推测性存储绕过（Speculative Store Bypass, SSB） ，也被称为 Spectre Variant 4 。它不像传统的分支劫持那样张扬，而是悄悄地破坏了一条最基本的内存规则：“先写后读”。

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当“先写后读”不再成立

我们来看一段再普通不过的代码：

STR X1, [X0]     ; 把 X1 写入地址 X0
LDR X2, [X0]     ; 立刻从同一地址读回来

在程序员眼里，这理所应当是原子且顺序的：写完才能读。但对一个高性能 AArch64 核心来说，事情没那么简单。

假设 STR 因为缓存未命中需要等几十个周期才能真正完成写入，而此时 LDR 请求进来。微架构层面，加载单元可能还没来得及查清“这个地址是不是有个待定的 store 正在路上”，于是做出一个大胆决定： 我先推测性地去老地方取个值吧 。

于是， LDR 读到了那个“旧值”——也就是这次 STR 还没覆盖之前的内存内容。

虽然最终流水线发现依赖冲突、撤销这条路径上的所有操作，但那个“旧值”已经被用来做了点别的事，比如当作数组索引触发一次内存访问……攻击者只需要用 Prime+Probe 这类侧信道技巧，就能反推出这个值是什么。

🎯 关键点来了 ：即使程序逻辑上不可能发生的事情，在微架构的短暂失控窗口里，竟然真的发生了。

这就是 SSB 的本质： 利用加载-存储依赖判断的延迟或缺失，在推测路径上绕过本应等待的 store 操作，造成敏感信息泄漏 。

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ARMv8.3-A 的回应：SSBS 寄存器登场

面对这种深藏于硬件内部的威胁，软件打补丁显然力不从心。插入大量内存屏障？性能直接腰斩。编译器自动插桩？覆盖不全还增加维护成本。

于是，ARM 在 ARMv8.3-A 架构中引入了一个简洁却有力的机制： SSBS（Speculative Store Bypass Safe）位 。

🧩 它不是一个独立寄存器，而是嵌入在 PSTATE 中的一个控制位，编号为 bit 12。

当 SSBS = 1 时，处理器承诺： 我会确保任何潜在的加载操作不会在同地址 store 完成前进行推测性执行 。换句话说，堵死了 SSB 攻击的核心通道。

而当 SSBS = 0 时，允许一定程度的推测优化，性能优先。

听起来很简单，但背后的设计考量极其精巧：

• ✅ 细粒度控制 ：每个异常级别（EL0~EL3）都可以有自己的默认 SSBS 状态。
• ✅ 运行时可调 ：操作系统可以在进入高风险上下文（如系统调用）时动态开启防护。
• ✅ 零开销切换 ：设置 SSBS 不会引起 TLB 刷新或上下文失效，切换就像改个标志位一样轻量。

更重要的是，这套机制不是强行让整个 CPU 变慢，而是提供了一个“开关”，由系统根据实际安全需求灵活决策。

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如何知道你的 CPU 支持 SSBS？

并不是所有 AArch64 芯片都支持这项特性。Cortex-A75、Neoverse N1/N2 等高性能核心受影响较大，而像 Cortex-A55 这类低功耗核心由于微架构较浅，天然不易受此类攻击。

那么怎么判断当前 CPU 是否具备 SSBS 能力？

答案藏在一个只读寄存器里： ID_AA64MMFR1_EL1 。

这个寄存器描述了内存管理单元的功能扩展情况，其中字段 [7:4] 就是 SSB 支持标志：

值	含义
0b0000	不支持 SSB 功能
0b0001	支持 SSBS 寄存器控制
其他保留	——

所以检测代码长这样：

u64 id_aa64mmfr1;
asm volatile("mrs %0, ID_AA64MMFR1_EL1" : "=r"(id_aa64mmfr1));
int ssb_support = (id_aa64mmfr1 >> 4) & 0xF;

if (ssb_support == 0b0001) {
    // 支持 SSBS，可以启用防护
}

Linux 内核正是通过这种方式，在启动阶段扫描 CPU 特性，并注册 CPU_FEATURE(SSBS) 标志位，后续策略便可据此决策。

值得一提的是，早期一些实现使用的是 SCTLR_EL1.SSBD （Speculative Store Bypass Disable）位来做类似控制，但这属于过渡方案，ARM 已明确建议迁移到统一的 SSBS 接口。

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实战：如何启用 SSBS 防护？

一旦确认硬件支持，下一步就是动手配置。以下是一个典型的汇编级启用流程：

enable_ssbs:
    mrs     x0, ID_AA64MMFR1_EL1
    ubfx    x0, x0, #4, #4          // 提取 SSB 字段
    cmp     x0, #0b0001
    b.ne    1f                      // 不支持则跳过

    mov     x0, #1
    msr     SSBS_EL1, x0            // 设置 SSBS = 1，启用防护
1:
    ret

这段代码通常会在内核初始化、上下文切换或异常入口处调用。它的作用就像是给 CPU 戴上一副“安全眼镜”：从此以后，所有加载操作都会更谨慎地检查是否有 pending store 存在。

而在 C 层面，Linux 内核封装了更友好的接口：

#include <asm/cpufeature.h>
#include <asm/sysreg.h>

static inline bool has_ssbs(void)
{
    return cpu_feature_enabled(SSBS);
}

static inline void arch_set_ssbs(int state)
{
    if (!has_ssbs())
        return;

    if (state)
        sysreg_clear_set(sctlr_el1, 0, CR_SSBD);  // 实际写入 SSBS
    else
        sysreg_set(sctlr_el1, CR_SSBD);
}

注意这里用了 sysreg_clear_set ，因为它不仅要写 SSBS，还要处理一些兼容性字段。现代内核还会结合 per-CPU 变量和调度器钩子，在进程切换时自动同步 SSBS 状态。

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系统级部署：纵深防御的艺术

SSBS 不只是一个寄存器开关，它是整个系统安全架构的一部分。让我们看看它在典型 AArch64 系统中的角色分布：

+----------------------------+
| 用户空间应用               |
| - 恶意程序试图构造 gadget  |
+----------↓-----------------+
| 内核空间（EL1）            |
| - 系统调用入口强制 SSBS=1  |
| - 中断处理前后保护现场     |
+----------↓-----------------+
| Hypervisor（EL2）          |
| - VM 切换时继承或重置状态  |
+----------↓-----------------+
| Secure Monitor（EL3）       |
| - 安全区跳转强制清理       |
+----------------------------+

每一层都有自己的职责：

• 用户态 ：无法直接控制 SSBS，但可以通过 prctl 或 seccomp 请求调整策略（受限）；
• 内核态 ：作为信任根，在进入系统调用、软中断、异常处理前统一启用防护；
• 虚拟化层（KVM） ：拦截 guest 对 SSBS 的访问，模拟其行为，同时保证 host 自身安全；
• 安全监控（Secure Monitor） ：在世界切换（Normal World ↔ Secure World）时强制清除状态，防止跨域污染。

这种分层协作形成了真正的纵深防御体系。

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性能 vs 安全：永远的天平

启用 SSBS 并非没有代价。虽然比纯软件缓解轻得多，但它依然会影响性能，尤其是在频繁出现 load-store 地址冲突的场景下。

举个例子：一个循环中不断更新某个变量并立即读取：

for (int i = 0; i < N; i++) {
    data[i] = compute(i);
    use(data[i]);  // 紧接着读取
}

当 SSBS=1 时，每次 use() 对应的加载都必须等待 store 完成，失去了乱序执行带来的隐藏延迟优势。实测数据显示，在某些极端负载下，性能下降可达 5%~15% 。

因此，最佳实践不是“一刀切”，而是 按需启用 ：

场景	是否推荐启用 SSBS
普通用户进程	❌ 否，保持宽松以提升性能
系统调用处理	✅ 是，保护内核数据结构
中断服务例程	✅ 是，避免被用户态干扰
实时驱动	⚠️ 视情况而定，必要时临时关闭
虚拟机 Guest	✅ 可选，由 Host 统一管理

Linux 内核为此提供了灵活的 runtime 控制接口：

cat /sys/devices/system/cpu/vulnerabilities/ssb
# 输出可能是：
# Mitigation: Speculative Store Bypass disabled via prctl

并通过启动参数精细调控：

spectre_v2_user=off      # 关闭用户态防护
spectre_v2_user=prctl    # 允许进程自主选择
spectre_v2_user=always   # 全局强制开启

开发者也可以使用 prctl(PR_SPEC_DISABLE, PR_SPEC_STORE_BYPASS, ...) 在特定线程中动态关闭推测路径。

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为什么说 SSBS 是硬件安全的里程碑？

很多人把 SSBS 当作一个“修 Bug”的补丁，但我更愿意把它看作是 现代处理器安全哲学的一次跃迁 。

在此之前，安全往往是事后补救：发现漏洞 → 编译器插 fence → 性能受损 → 用户抱怨 → 优化 workaround……

而 SSBS 代表了一种新思路： 把安全能力原生集成进架构，交由系统软件按需调用 。

这就像汽车从“出事故后改进刹车”进化到“标配 ABS+ESP 主动防滑系统”。

更重要的是，它推动了整个生态链的协同：

• 🔧 芯片厂商 ：在设计阶段就考虑旁道攻击面；
• 🛠️ 操作系统 ：统一暴露接口，简化管理和审计；
• 📦 应用开发者 ：无需理解底层细节也能享受防护；
• 📊 合规标准 ：Common Criteria、FIPS 等开始将此类硬件防护列为必选项。

如今，在云服务商的数据中心里，你可以看到数百万台基于 Neoverse 的服务器默认启用 SSBS；在高端手机 SoC 中，TEE 环境也会在上下文切换时自动激活该机制。

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一点思考：未来的路该怎么走？

SSBS 解决了 Spectre-V4 的燃眉之急，但它也揭示了一个更大的挑战： 随着微架构越来越复杂，我们还能否相信“推测执行是安全的”？

毕竟，今天的防护只是针对已知模式。明天会不会有新的变种，比如“推测性加载绕过 store”、“跨核 store 依赖误判”？

ARM 后续也在探索更强的机制，例如：

• SSB Hardening ：进一步强化 store queue 的一致性检查；
• Per-Context SSBS State ：在 ASID 切换时自动绑定不同策略；
• Indirect Branch Predictor Isolation (IBPI) ：配合其他 Spectre 缓解形成组合拳。

甚至有人提出：“也许有一天，我们需要一个专门的‘安全模式’运行环境，所有敏感操作都在完全禁用推测的前提下执行。”

但这又回到了老问题：性能怎么办？

或许真正的出路在于 智能分级防护 ——就像防火墙可以根据流量来源设定不同策略一样，未来的 CPU 可能会根据代码来源、数据敏感度、执行上下文动态调节推测激进程度。

想象一下：你的浏览器 JavaScript 引擎运行在 SSBS=0，追求极致速度；而密码解密函数一旦被调用，立刻切入 SSBS=1 + IBPB + RSB clear 的“堡垒模式”。

这不再是单纯的硬件或软件问题，而是一场系统级的协同工程。

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写在最后

回到最初的问题：
处理器能不能既快又安全？

AArch64 的 SSBS 给出了一个阶段性答案： 可以，只要我们愿意重新设计信任模型，把安全变成一种可编程的资源，而不是非此即彼的选择 。

对于系统开发者而言，理解 SSBS 不只是为了应付 CVE 编号，更是为了掌握一种思维方式：
👉 如何在纳米级的晶体管行为与兆字节的应用逻辑之间，架起一座可控、可观测、可验证的信任桥梁。

下次当你写下一行 ldr x0, [x1] 的时候，不妨多问一句：

“此刻，我真的拿到了最新的值吗？还是只是推测出来的幻影？” 💭