8、3D堆叠集成电路的键合后堆叠测试及并行行为PRES+模型的翻译验证

3D堆叠集成电路的键合后堆叠测试及并行行为PRES+模型的翻译验证

3D堆叠集成电路的键合后堆叠测试

在3D堆叠集成电路（3D SIC）的测试中，为了在更短的测试时间内完成测试，设计师可以将2 - D和3 - D测试访问机制（TAM）设计视为优化问题。其目标是为3D SIC生成多种测试选项，以实现最优的TAM设计、对应的测试长度和总测试长度。

问题定义

在3D SIC中，最底层的芯片与芯片的I/O引脚相连。要测试堆叠中的非底层芯片，测试数据必须通过测试引脚进入。为了将测试数据在堆叠中上下传输，除了堆叠中最高层的芯片外，每个芯片都需要包含“测试电梯”（TestElevators）。

以一个包含三个芯片的堆叠为例，芯片1、2和3的测试时间分别为200、300和100个周期。芯片1需要20个测试引脚，芯片2和3分别需要40个和30个测试电梯。
- 串行测试 ：如果所有芯片都进行串行测试，总共使用90个硅通孔（TSV），需要40个测试引脚，总测试时间为各个芯片测试时间之和，即600个周期。
- 并行测试 ：若芯片1和2并行测试，使用的TSV数量与串行测试相同，需要60个测试引脚，堆叠的总测试时间为100 + max {300, 200} = 400个周期。

问题描述为：给定一个包含一组芯片M的堆叠，总测试引脚数为Wmax。对于每个芯片m Є M，其芯片编号对应其层级。已知每个芯片的测试引脚数Wm（Wm ≤ Wmax）、相关的测试时间（tm）以及芯片m - 1和m之间（m > 1）可用于TAM设计的最大TSV数量（TSVmax）。目标是为每个堆叠