ruijieyang的博客

AbstractVerilog初学者最常见的问题：『什么时候该用wire?什么时候又该用reg?』Introduction大体上来说，wire和reg都类似于C/C++的变量，但若此变量要放在begin...end内，该变量就须使用reg，在begin...end之外，则使用wire。另外使用wire时，须搭配assign；reg则不必。input，ouput，inout预设值都是wire。若wi...

reg相当于存储单元，wire相当于物理连线Verilog 中变量的物理数据分为线型和寄存器型。这两种类型的变量在定义时要设置位宽，缺省为1位。变量的每一位可以是0，1，X，Z。其中x代表一个未被预置初始状态的变量或者是由于由两个或多个驱动装置试图将之设定为不同的值而引起的冲突型线型变量。z代表高阻状态或浮空量。线型数据包括wire,wand,wor等几种类型在被一个以上激励源驱动时，不同的线型数...

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