本文详述了使用FPGA进行SDRAM读写实验的过程，包括实验环境、硬件和软件配置。实验中，通过PLL生成时钟，使用数据地址发生器和FIFO作为缓冲区进行读写操作。数据从FPGA写入SDRAM后，通过串口控制器传回PC。SignalTap逻辑分析仪用于观察时序。实验结果显示，由于Read Latency设置，数据在读命令后两个时钟周期内被正确读取。最后，提供了工程文件和串口助手的使用步骤。
FPGA读写SDRAM实验
众所周知，片上RAM是FPGA的宝贵资源。对于一些低端的FPGA芯片，其片上RAM实在是少的可怜，甚至不能存下一张图片。若要用FPGA实现图像处理，显然需要外部存储器。
而在外部存储器中，SDRAM的特点是速度快，价格低，但时序复杂。今天，主要介绍的就是使用FPGA读写SDRAM的实验。
文章最后，将会给出所有代码，代码均经过详细注释。
我之前的BLOG写过SDRAM的写过程仿真，如果对SDRAM的原理以及时序，命令等不熟悉的朋友，请参考我之前的Blog：SDRAM仿真
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实验环境：
- 硬件环境：
- FPGA：Cyclone II 系列
- FPGA片上RAM： 160000+bit
- SDRAM： 4 Banks x 1M x 16Bit , 100Mhz
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