Royalic的博客

第6节 功能描述-时序逻辑

第5节 功能描述-组合逻辑5.1 程序语句5.1.1 assign 语句assign 语句是连续赋值语句，一般是将一个变量的值不间断地赋值给另一变量，两个变量之间就类似于被导线连在了一起，习惯上当做连线用。 assign 语句的基本格式是：assign a = b （逻辑运算符） c …;assign 语句的功能属于组合逻辑的范畴，应用范围可以概括为一下几点：（1）持续赋值；（2）连线；（3） 对 wire 型变量赋值， wire 是线网，相当于实际的连接线，如果要用 assign 直接连接

第3节 模块结构3.1 模块介绍模块（ module）是 Verilog 的基本描述单位， 是用于描述某个设计的功能或结构及与其他模块通信的外部端口。模块在概念上可等同一个器件，就如调用通用器件（与门、三态门等）或通用宏单元（计数器、ALU、 CPU）等。因此，一个模块可在另一个模块中调用，一个电路设计可由多个模块组合而成。一个模块的设计只是一个系统设计中的某个层次设计，模块设计可采用多种建模方式。Verilog 的基本设计单元是―模块‖。采用模块化的设计使系统看起来更有条理也便于仿真和测试，因此整

第2节 综合和仿真2.1 综合Verilog 是硬件描述语言，顾名思义，就是用代码的形式描述硬件的功能，最终在硬件电路上实现该功能。 在 Verilog 描述出硬件功能后需要使用综合器对 Verilog 代码进行解释并将代码转化成实际的电路来表示，最终产生实际的电路， 也被称为网表。这种**将 Verilog 代码转成网表的工具就是综合器**。上图左上角是一段 Verilog 代码，该代码实现了一个加法器的功能。 在经过综合器解释后该代码被转化成一个加法器电路。 QUARTUS、 ISE 和 VIV

第1节 Verilog 的历史在传统硬件电路的设计方法中，当设计工程师需要设计一个新的硬件、数字电路或数字逻辑系统时，需要为此设计并画出一张线路图， 随后在 CAE（计算机辅助工程分析）工作站上进行设计。所设计的线路图由线和符号组成，其中线代表了线路，符号代表了基本设计单元， 其取自于工程师构造此线路图使用的零件符号库。对于不同逻辑器件的设计，需要选择对应的符号库，如当设计工程师选择的时标准逻辑器件（ 74 系列等）作为板级设计线路图，那么此线路图的符号则需要取自标准逻辑零件符号库；若设计工程师进行了 A

第二章 FPGA 开发流程FPGA 的设计流程就是利用 EDA 开发软件和编程工具对 FPGA 芯片进行开发的过程。原理图和HDL(Hardware description language，硬件描述语言)是两种最常用的数字硬件电路描述方法。其中，运用 HDL 设计方法具有更好的移植性、通用性以及利于模块划分的特点，在工作学习中被广泛使用。典型 FPGA 的开发流程一般如下图所示， 其包括功能定义/器件选型、设计输入、功能仿真、综合优化、综合后仿真、实现、布线后仿真、板级仿真以及芯片编程与调试等主要步骤。

1. FPGA 简介第1节 什么是 FPGAFPGA 的全称为 Field-Programmable Gate Array，即现场可编程门阵列。 FPGA 是在 PAL、 GAL、 CPLD 等可编程器件的基础上进一步发展的产物， 是作为专用集成电路（ ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。 简而言之， FPGA 就是一个可以通过编程来改变内部结构的芯片。FPGA 功能实现：需要通过编程即设计硬件描述语言，经过 EDA 工具编译、