数字IC后端流程简述

原创于 2024-07-22 20:25:05 发布 · 1.6k 阅读

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1. 设计输入
目标：接收前端设计（如RTL代码和约束文件）的输出。
工具：前端设计工具（如Synopsys Design Compiler或Cadence Genus）。
步骤：
确保前端设计的RTL代码经过综合并生成了门级网表（Netlist）。
收集约束文件（Constraints），如时序约束（SDC文件）、功率约束等。

2. 综合（Synthesis）
目标：将高层次的RTL代码转化为门级网表。
工具：Synopsys Design Compiler、Cadence Genus、Mentor Graphics Precision。
步骤：
加载RTL代码和约束文件。
运行综合工具，将RTL代码转化为门级网表。
检查并优化网表，确保其符合设计约束和规范。

read_verilog design.v
read_sdc constraints.sdc
compile_ultra
write -format verilog -hierarchy -output synthesized_netlist.v

3. 布局（Floorplanning）
目标：确定芯片上各个模块的位置和大小。
工具：Cadence Innovus、Synopsys IC Compiler II、Mentor Graphics Olympus-SoC。
步骤：
导入网表和约束文件。
定义芯片边界和电源/地网格。
确定模块的宏单元和I/O单元位置。

floorPlan -site core -coreArea {0 0 100 100}
placeIO
addFiller -cell FILLER

4. 功率规划（Power Planning）
目标：设计电源和地线分布网络，以确保电源完整性。
工具：Cadence Innovus、Synopsys IC Compiler II。
步骤：
创建电源和地网格。
确保电源分布均匀，减少IR压降和噪声。

globalNetConnect VDD -type pgpin -pin VDD -inst *
globalNetConnect GND -type pgpin -pin GND -inst *
createPGStripe -nets {VDD GND} -width 0.5 -spacing 2

5. 布置（Placement）
目标：将标准单元和宏单元放置在芯片布局中。
工具：Cadence Innovus、Synopsys IC Compiler II、Mentor Graphics Olympus-SoC。
步骤：
自动或手动放置标准单元。
进行合法化和优化。

placeDesign

6. 时钟树综合（Clock Tree Synthesis, CTS）
目标：设计时钟分布网络，以确保时钟信号到达各个单元的延迟一致。
工具：Cadence Innovus、Synopsys IC Compiler II、Mentor Graphics Olympus-SoC。
步骤：
生成时钟树结构。
确保时钟信号的延迟一致性和最小化时钟偏差（Skew）。

createClockTree -name clk -source clk_pin

7. 布线（Routing）
目标：连接所有标准单元和宏单元，完成信号线布线。
工具：Cadence Innovus、Synopsys IC Compiler II、Mentor Graphics Olympus-SoC。
步骤：
进行全局和详细布线。
优化布线，减少电阻和电容。

routeDesign

8. 物理验证（Physical Verification）
目标：包括设计规则检查（DRC）和布局与电路验证（LVS），确保布局符合工艺要求。
工具：Cadence Pegasus、Mentor Graphics Calibre、Synopsys IC Validator。
步骤：
运行DRC检查，确保设计符合工艺规则。
运行LVS检查，确保布局与网表一致。

calibre -drc -hier ./drc_rules.cal
calibre -lvs -hier ./lvs_rules.cal

9. 时序分析（Static Timing Analysis, STA）
目标：验证设计在所有可能的操作条件下是否满足时序要求。
工具：Synopsys PrimeTime、Cadence Tempus、Mentor Graphics TimeQuest。
步骤：
加载网表和约束文件。
运行时序分析，确保所有路径满足时序要求。

read_verilog synthesized_netlist.v
read_sdc constraints.sdc
update_timing
report_timing -max_paths 10

10. 提取寄生参数（Parasitic Extraction）
目标：提取布线的寄生电阻、电容等参数，影响时序和信号完整性。
工具：Synopsys StarRC、Cadence Quantus QRC、Mentor Graphics Calibre xRC。
步骤：
进行寄生参数提取，生成寄生参数文件。
更新时序分析结果。

starRC -netlist synthesized_netlist.v -spefOut parasitics.spef

信号完整性检查（Signal Integrity Check）
目标：分析和优化跨层耦合、电压降、噪声等问题。
工具：Cadence Tempus、Synopsys PrimeTime SI、Mentor Graphics HyperLynx。
步骤：
检查并优化信号完整性问题，如串扰、IR压降和噪声。

read_parasitics parasitics.spef
report_si_double_switching

12. 版图生成（Layout Generation）
目标：生成最终的GDSII文件，提交给制造厂进行芯片生产。
工具：Cadence Virtuoso、Synopsys IC Compiler II、Mentor Graphics Calibre。
步骤：
导出GDSII文件。
进行最后的物理验证，确保设计无误。

streamOut design.gds -mapFile streamOut.map -runDir ./output

总结
这个教程涵盖了数字IC后端流程的各个步骤，从设计输入到最终的版图生成。每个步骤都使用了适当的软件工具，并提供了一些基本的操作命令和注意事项。通过这个教程，你可以理解并实施数字IC后端设计流程，确保设计能够高效且准确地完成。