vivado搭配vscode，让Verilog编程更有趣（包括乱码问题的解决）

开始我们的表演

准备工作：

1. 安装vivado和vscdoe（这两个没有那玩个鬼）
2. 将vivado中的默认编译器改为vscode（文件路径+code.exe+[file name] -[line number]）可以考虑对快捷方式使用文件所在路径快速查找
3. 安装vscode插件：（不安装也不不是不行，主要是vscode不安装插件确实用着不舒服）
4. 在GitHub上下载CTsgs，我选择了图中的最后一个
   
5. 然后解压，我是扔到了D盘。
6. 打开扩展设置，进行修改：
7. 修改荧光笔这两项：
8. 开始使用吧

再次打开，没有了怎么办？

貌似是对一个新的项目，我们只能重新来过，不过第一次整好了之后，只需要重新选一下默认编译器，然后填写路径即可。
（大约问了一下，好像基本上都会保存，我这边还属于特殊情况）

乱码问题

千万别保存、千万别保存、千万别保存
“查看”>“命令面板”或者直接ctrl+shift+P，输入setting
打开setting.json文件，在最后输入 “files.autoGuessEncoding”: true
（按照json的文件格式，我们还需要加一个逗号，不然会有报错提示
然后重启，中文就能正常显示了。
反复打开了几次，也算稳定。

另一种比较简单的方式是在vscode界面右下角直接点击UTF-8，输入gb，找到简体中文 gb2312，改变编码格式即可，我这里不知道为什么没有找到，所以采用了上面那个自动猜测编码格式的方式。

小技巧

按住ctrl然后点击变量，可以找到定义处
ctrl+shift+P是打开两个类似命令行的东西，可以快速实例化。
vscode还有自动缩进等好玩的东西，自己进行探索吧。