RealCoder的博客

一、组合逻辑电路 1.结构描述 对电路的直接表示 2.逻辑代数 写出所有极小项，使用卡诺图化简，得到最终表达式，进行语句编写 3.真值表 用case语句进行穷举 4.抽象描述 从功能出发 二、时序逻辑电路 时序逻辑电路包括组合逻辑电路和存储电路两部分，存储电路具有记忆功能，通常由触发器组成。 存储电路的状态反馈到组合逻辑电路输入端，与外部输入信号共同决定组合逻辑电路的输出 ...

一、数据流建模 1.连续赋值语句 目标类型是线型 连续赋值中，只要赋值语句右边表达式任何一个变量有变化，表达式被立即计算 连续赋值语句不能出现在过程块中 多个连续赋值语句之间是并行语句 assign y=m|n 二、行为级建模 1.过程语句 1.1 initial过程语句 一般用于初始化 1.2always语句块 always语句块的出发状态是一直存在的，只要满足always后面的敏感事件列表，就执行过程块。 1.3过程语句使用中需要注意的问题 无论是时序还是组合逻辑描述，在过程语句中，被

目录一、Verilog HDL语言要素1.空白符：2.注释符3.标识符4.转义标识符5.关键字5.数值二、数据类型1.物理数据类型1.1连线型2.1寄存器型2.连线型和reg型数据类型的声明3.抽象数据类型三、运算符和表达式四、模块的基本概念1.模块的基本概念2.端口 一、Verilog HDL语言要素 1.空白符： 空白符包括空格符(\b)、制表符(\t)、换行符和换页符。在编译和综合时，空白符被忽略。 2.注释符 单行注释： // 多行注释: /*开始 */结束 (Verilog HDL由C语