Rayone_的博客

可以发现，在不追求性能的条件下，我们可以直接对8个数相加，如果要追求性能，我们可以考虑调用PARALLEL_ADD IP核，该IP核通过流水线的思想，添加寄存器，以面积换速度，提高算法性能。当然我们也可以自己设计流水线，但是调用IP的方法更加方便，在IP设置里面通过改变延迟时钟周期的个数来改变流水线的级数。

主要介绍了IIC通信协议的特点以及RTL代码的设计

LUT6-2查找表的应用之加法器通过8个LUT6-2、2个CARRY4级联、9个D触发器做一个加法器（本实验总共实现了7种功能）LUT6-2框图如下：CARRY4框图如下：LUT6-2和CARRY4详细功能请参照Xilinx数据手册Top Module：`timescale 1ns / 1ps///////////////////////////////////////////////////////////////////////////////////* sel[2:0] fu

Verilog中如何做到C语言中define定义常量的功能C code： 定义一个常量可用define： 如 define CNT_MAX 200Verilog module设计: 定义一个常量可用parameter： 如 parameter CNT_MAX = 200;Verilog top如何列化： counter #( .CNT_MAX(25'd24_999_999) ...

Verilog 按键消抖模块module key_filter(Clk,Rst_n,key_in,key_flag,key_state); input Clk; input Rst_n; input key_in; output reg key_flag; output reg key_state; localparam //定义四个状态 IDLE = 4'b0...

我们调用ip核生成一个4位计数器后想用该计数器模块生成一个8位的计数器，这里就需要级联两个计数器这个是counter模块:module counter ( cin, clock, cout, q);//下面的计数器实现代码我就不写了..............................顶层文件应该是这样的:module counter_...

三态门输出1.何谓三态门？三态门是一种重要的总线接口，三态对应那三态？三态：高电平、低电平、高阻态高阻态：即输出电阻无穷大，相当于短路2.三态门有什么作用？三态门一般用于总线上，三态门上有一个使能信号（En），来控制门电路的通断。 可以具备这三种状态的器件就叫做三态器件。当EN有效时，三态电路呈现正常的“0”或‘“1”的输出；当EN无效时，三态电路给出高阻态输出；处于...

EPCS出现“Cannot open flash device”的解决办法代码看了千万遍，Debug千万遍，alt_flash_open_dev(EPCS_NAME);返回的地址一直是0Wc，哪里出问题啊???经过我长时间的乱改，终于成功把数据写进了EPCS一脸懵逼，网上说的办法并没有解决我的问题，依然打不开...

1.建立Quartus工程2.建立顶层文件3.打开Qsys双击clk_0设置系统时钟（外部时钟为50M，这里利用PLL进行倍频）搜索nios的ip添加Nios_II的ip(双击)设置版本（EP4CE10可以用Fast，资源够用）点击完成即成功添加了Nios_II添加内存（搜索SDRAM），双击添加进入设置页面，设置SDRAM为16位位宽，列为...