数字电路设计中的关键问题

数字电路 6

章节大纲

6.1 逻辑集成电路 .261
6.1.1 噪声免疫性和阈值 .262
对噪声的敏感性 .262
电流抗扰度 .263
上拉电阻的使用 .263
动态噪声免疫性 .264
6.1.2 扇出和负载 .265
动态负载 .266
6.1.3 感应开关噪声 .267
同步切换 .268
6.1.4 去耦 .268
距离 .268
电容器类型和值 .269
集成电路封装下的电容器 .270
低频去耦 .270
指南 .271
6.1.5 未使用的门输入 .271
6.2 接口 .272
6.2.1 模拟与数字混合 .272
地噪声 .272
滤波 .273
隔离 .273
单板系统 .273
多板系统 .274
6.2.2 从模拟输入生成数字电平 .274
消除开关输入的抖动 .275
6.2.3 外部过电压防护 .276
6.2.4 隔离 .278
光耦合器的权衡 .279
耦合电容 .280
光耦合器的替代方案 .280
6.2.5 经典数据接口标准 .280
EIA‐232F .281
EIA‐422 .283
接口设计 .284
6.2.6 高性能数据接口标准 .284
EIA‐485 .285
控制器局域网 .286
通用串行总线 .286
以太网 .287
高速外围组件互连 .289
6.3 使用微控制器 .289
6.3.1 微控制器如何完成你的工作 .290
输入过程 .290
指令和内部处理 .291
输出过程 .292
6.3.2 时序和量化约束 .292
指令周期时间 .292
实时中断和延迟 .293
模数/数模转换限制 .294
脉冲宽度调制输出 .295
睡眠和唤醒 .296
6.3.3 编程约束 .297
高级语言还是汇编语言？ .297
6.4 微处理器看门狗和监控 .297
6.4.1 损坏的威胁 .297
电源轨监控 .298
6.4.2 看门狗设计 .299
基本操作 .299
超时周期 .300
定时器硬件 .300
与微处理器的连接 .301
重触发脉冲的源 .301
软件中重触发脉冲的生成 .301
看门狗测试 .302
6.4.3 监控电路设计 .302
欠压和电源失效监测 .303
保护非易失性内存 .304
VCC差分 .305
6.5 软件保护技术 .306
6.5.1 输入数据验证与平均 .306
数字输入 .306
中断 .307
6.5.2 数据与内存保护 .307
数据通信 .307
未使用的程序存储器 .308
6.5.3 重新初始化 .308
6.6 硬件平台选择 .309
6.7 可编程逻辑器件 .310
6.8 现场可编程门阵列 .310
6.9 模拟到数字转换 .311
6.9.1 数字化 .313
示例 .315
6.10 不同类型的模拟到数字转换器 .317
6.10.1 闪速模拟到数字转换器 .317
6.10.2 计数型模拟到数字转换器 .318
6.10.3 逐次逼近型模拟到数字转换器 .318
6.10.4 双斜率模拟到数字转换器 .319
6.10.5 过采样或Σ‐Δ转换器 .319

数字电子技术的巨大成功源于一个简单的事实：信息可以被简化为一串二进制数据，这些数据可以用两种离散电压电平之一来表示。这些数据可以根据需要被操作和处理，而您能处理的信息量仅取决于处理的速度。模拟电压电平的无限可变性被两个维度的量化所取代，即电压和时间的量化。理论上，低于某一阈值的所有电压电平均代表二进制0，高于该阈值的所有电压电平均代表二进制1。同样在理论上，时间由参考时钟划分为离散单元，每个单元之间的边界标志着从一个数据位到下一个数据位的转换。

通过这种方式，模拟或线性电子现象的不可预测性和变异性被排除在设计过程之外。（它被另一种不可预测性和变异性所取代，即复杂的软件现象，但这不是本书的主题。）电压漂移、元件公差、偏移和阻抗不准确性立即变得无关紧要。与此同时，可编程性使得单个硬件能够执行截然不同的任务，包括一些在设计和制造时可能尚未设想的任务。将这种编程灵活性融入模拟硬件中是不可能的。

全球数以百万计成功的数字设计证明了这些优势。与此同时，让那些对数字世界看似缺乏灵魂感到惋惜的人们大可放心，模拟现象并未被完全排除，它们只是改变了表现形式。欧姆定律依然成立，电磁场理论的伟大定律仍然牢牢掌控着数字电子，甚至随着设计者追求更高的速度而进一步加强。变异性渗入1和0之间的间隙，以及一个时钟周期与下一个时钟周期之间的时间空隙。理解并应对这种变异性，正是数字设计师的任务。

6.1 逻辑集成电路

逻辑（集成电路）IC之间的接口，包括信号、时钟和电源线，必须加以考虑，以实现可靠的数字设计。这无论相关器件是微处理器、其支持芯片、专用集成电路（ASIC）、可编程逻辑阵列还是现场可编程门阵列（FPGA），亦或是简单的“胶合”逻辑，均适用。

6.1.1 噪声容限与阈值

逻辑输入可以取任一电压值，标称上从一个电源轨到另一个电源轨，但由于传输线效应（第1.3节），在转换过程中实际电压可能超出任一电源轨。每个输入的设计使得低于某一电平（通常为VIL）的任何电压被视为逻辑“0”，而高于另一电平（VIH）的任何电压被视为逻辑“1”（图6.1）。

这些电平针对每种逻辑或微处理器系列进行规定，任何数据手册中都可以找到VIL和VIH的最坏情况值。请注意，与任何由硬件决定的参数一样，它们可能随温度变化，因此应确保所使用的数值在器件的工作温度范围内都有保证。此外，这些参数也与电源电压有关。如果所有集成电路都由同一电源供电，则不会出现问题；但如果接口逻辑电路由不同的电源轨供电，则这一点变得更加重要。

VIL和VIH之间的电压范围的意义在于，当电压处于该范围内时，输入逻辑状态（以及相应的输出状态）是未定义的。因此，逻辑状态之间的转换必须尽可能快速地完成，并且在输入信号处于转换过程中或之后的一段给定时间（“建立时间”）内，不得进行任何逻辑决策。这就是为什么对于复杂逻辑操作而言，时钟电路或同步电路通常比非时钟或异步电路更可靠的原因：由时钟状态决定何时进行逻辑决策，并且所有数据转换都安排在时钟无效时发生。

对噪声的敏感性

只要所有逻辑输入信号（无论是来自其他逻辑输出还是来自与其他电路的接口）在有效时均处于VIL 〜 VIH范围之外，则理论上不应发生输入误解释。“低”电平输出逻辑电平（VOL）与VIL之间的差值，或“高”电平输出电平（VOH）与VIH之间的差值，即为逻辑接口的抗噪能力（以伏特表示）（图6.2）。注意，抗噪能力并非某个特定器件的属性，而是器件之间接口的属性。

某一类器件（如LVT或HCMOS）的抗噪能力仅指同一类器件之间的接口。

电流抗扰度

噪声抗扰度值用于衡量接口在不导致感知逻辑电平损坏的情况下抵抗外部耦合噪声的能力。例如，HCMOS与LSTTL接口在高电平状态下可容忍2.4 V的波动，或在低电平状态下可容忍0.47 V的波动。这些是最坏情况值，实际电路在发生状态改变前可能能容忍更大的波动。但电压差仅是问题的一部分。

当噪声耦合到接口时，接口的阻抗同样重要，因为它决定了给定感应干扰电流所产生的电压。通常情况下（忽略传输线效应），阻抗由输出驱动器决定，而接口的有效噪声电流阈值（即噪声抗扰度电压除以驱动器输出阻抗）更能真实反映特定组合的实际抗噪能力。

金属栅极4000B CMOS逻辑系列在5V时的输出阻抗相比其他系列更高，因此其电流抗扰度明显较差。然而，随着电源电压的升高，其输出阻抗降低，综合效果使得其在15V电源电压CC下的抗扰度比5V时约好10倍。该系列对低电压感应耦合噪声具有固有的不敏感性，但对电容耦合噪声的抑制能力较差。

对于通用5V应用，优先选用74HC系列。同样，微控制器的高输出电阻意味着其性能无法与标准逻辑相媲美。

上拉电阻的使用

数字电路 fi 高电平和低电平抗扰度的数值通常不同，这是因为在两种状态下驱动阻抗和电压阈值存在差异。负抗扰度值表明，如果不采取进一步措施，该特定接口组合在设计上将不可靠。例如，经典的LS‐TTL系列的最小高电平输出为2.7 V，低于所需的3.15 V最小VIH对于HCMOS而言，因此直接使用LS‐TTL驱动HCMOS存在无法正确传输高电平逻辑的风险。针对此情况的标准解决方法（如果您仍在使用LS‐TTL！）是通过上拉电阻连接至VCC，以确保LS‐TTL输出更高的电平（图6.3）。最小电阻值取决于驱动器的输出能力，而最大电阻值则受允许的时序约束限制。或者，可采用HCTMOS系列，其输入端特别适用于由LS‐TTL电平驱动。

动态噪声免疫性

上述讨论的静态噪声容限适用于干扰接近器件工作速度之前的情况。当存在非常快速的干扰时，需要更高的幅度才能引起误触发。动态噪声容限通过施加已知幅度的干扰脉冲，并逐渐增加其脉冲宽度直至器件刚好开始翻转来测量。由此得到如图6.4所示的噪声容限与脉冲宽度的关系曲线。高电平和低电平的动态噪声容限可能不同。

您经常会遇到需要连接不同逻辑系列的情况。通常，3.3伏微处理器可能需要驱动5伏缓冲器，或者反过来；或者您可能无法在与系统其余部分相同的逻辑系列中采购到某个特定器件；又或者您需要更换逻辑系列以优化速度/功耗积。通常情况下，同一逻辑系列内的逻辑接口可以兼容，但当涉及不同逻辑系列时或者使用自定义接口时，您必须检查每个接口的逻辑阈值。电平转换问题非常常见，以至于存在一些器件系列，例如74LVT系列，其输入范围为2.0VIH和0.8VIL，但仍可从5V电源轨工作，反之亦然，还可以在由3.3V电源轨供电的同时接受5V摆幅输入。

6.1.2 扇出与负载

用于确定噪声容限阈值的输出电压电平并非绝对值。它们通常取决于温度，但更重要的是取决于驱动器所需提供或吸收的输出电流。而这又取决于每个输出端所连接的负载类型（图6.5）。

任何驱动器都具有输出电压与电流特性，该特性在某一负载水平下会达到饱和（图6.6）。该特性经过调整，使得在给定的负载电流下，输出电压VOH或 VOL等于输入阈值电压（VIH或 VIL）加上该特定逻辑系列的抗噪能力。此负载电流对应于该系列N个标准门电路的输入电流之和，而N称为“扇出”：即该输出能够驱动且仍能保持接口在噪声阈值范围内的标准门电路的数量。

通常针对器件的每个输出，规定其对

Rmin = [伏特CC伏特OL]/IOL
其中 IOL 是 LS‐TTL 输出的灌电流 对于输出电压为VOL，低于 HCMOS低电平输入阈值

Rmax = 其t/C中n t 是最大边沿上升时间，且 Cn是节点电容
LS‐TTL HCMOS

5 4 3 2 1 4 8 12 0 0 Pulse voltage V
脉冲宽度 纳秒

动态负载

接口输入端所消耗的直流负载电流仅是总负载的一部分。实际上，对于具有 CMOS输入的逻辑IC，该电流可以忽略不计，对扇出计算没有显著影响。但每个输入都存在与地之间的相关电容，而该电容的充放电过程限制了节点的工作速度。典型的逻辑IC输入电容为5至10皮法；所有连接的输入电容必须累加，并计入互连电容（与布局相关，通常约为5皮法），从而得到驱动器所面对的总计负载电容。

驱动器的动态输出电流能力在数据手册上很少被明确指定，但一些制造商会提供应用指导。例如，74HC 系列在 4.5 V 电源下，标准器件通常可提供 40 mA 的电流，缓冲器可提供 60mA 的电流。该电流会对您刚刚计算出的接口节点电容 Cn（图6.7）进行压摆，您必须确保从逻辑 0 压摆到逻辑 1 阈值，或反之，能够在输入数据电平需要有效之前完成。举例来说，使用 40 mA 驱动电流对 100 pF 电容从 0 V 压摆到 3 V 所需时间为 7.5 ns，该时间（外加安全系数）必须加到其他规定的传播延迟上，以确保有足够的时序裕量。如果这些数值无法满足要求，则需要增加额外的缓冲器器件（这会增加自身的传播延迟）、减小负载、降低工作频率，或改用更快速的逻辑系列。

低电平 sink 电流 +IOL
0 0 VCC 低电平输出电压 VOL
出最大值
高电平 电源流 0 -IOH
0 VCC高电平输出电压 VOH
V 高电平输出最小值 I
最大高电平 输出电压
正常工作区域

如果您选择在较大的负载电容下运行 CMOS 器件，并接受其边沿速度较慢的情况，请注意，这也会因输出驱动器承受更高的瞬态电流而降低器件的可靠性。

6.1.3 感应开关噪声

这种现象更通俗地被称为“地弹”。我们在这里讨论的不是外部噪声信号，而是由电路中每个逻辑门开关动作在电源轨上引起的噪声。

每当每个门的状态发生变化时，由于各状态下所需的器件电流不同、外部负载、节点电容充放电引起的瞬态以及图腾柱输出级中的导通重叠，电源引脚会吸收一个电流脉冲。所有这些效应在各种逻辑系列中都存在一定程度的影响，尽管互补金属氧化物半导体类型在这前两项上的影响较小。在大多数情况下，节点电容的充电电流占主导地位，尤其是在高速电路中更为明显。电容 Cn 必须用一个电流进行充电

$$
I = C_n \cdot \frac{dV}{dt}
$$

因此，当对30皮法的节点电容充电时，一个dV/dt约为1.6伏特/纳秒的 74AC系列门电路需要50毫安的电流脉冲。图6.8 显示了电流路径。电源电流尖峰的意义在于，由于线路的感性阻抗，它会引起电源电压以及地线上的扰动。一个50毫安/纳秒的di/dt通过20纳亨走线电感（一英寸走线）将产生1伏峰值的电压脉冲，这已接近高速逻辑的噪声容限。电源电压尖峰通常问题不大，因为逻辑高电平的抗噪能力通常较好，并且可以通过适当的去耦来衰减，如下一节所示。地线扰动则更具威胁性。在高阻抗地线上产生的脉冲很容易超过噪声

由于充电/放电在地线中产生的电流脉冲 放电Cn 。C n 也有一个分量到 V CC 线，其产生类似的开关电流 相反的转换上

阈值并导致无辜门的虚假切换。只有在保持良好、低电感的接地平面系统时，如第1章和第2.2.4节中讨论的那样，才能将此问题降至最低。

同步切换

在同步系统中，当多个门电路同时切换时，电源引脚脉冲电流会被放大。一个典型的示例是八位总线缓冲器或锁存器，其数据从#FFH变为#00H。如果所有输出均为重负载（例如该器件驱动大量数据总线时可能出现的情况），则会有超过1安培的强电流脉冲通过接地引脚，这在高速系统中尤为明显。更严重的是，如果八位锁存器中的7位同时发生变化，所引起的地弹可能破坏第八位的状态。您需要确保此类器件通过电感极低的接地系统与其负载连接，最好使用真正的接地平面。

通过将宽带宽示波器连接到微处理器板的地线上，可以很容易地观察到地噪声d你可以将示波器探头尖端与其地线连接在一起，仍然能看到噪声，因为接地电流产生的磁场会在探头引线形成的环路中感应出信号。你看到的是以时钟周期为间隔的一系列规则的窄的振铃脉冲。每个脉冲的幅度会变化，因为数据转换的总和是随机的，但时序不会改变。这种噪声（图6.9）无法完全消除。

6.1.4 去耦

无论VCC和接地连接有多好，都无法消除所有的线路电感。除了最小的电路板外，走线距离会引入阻抗，从而由上一节讨论的瞬态电流产生开关噪声。

这就是去耦的原因（图6.10）。

去耦电容的作用是维持从各个集成电路供电电压到地的低动态阻抗。这可以最大限度地减少在抽取快速电流脉冲时局部电源电压的跌落。术语“去耦”意味着

Vout
VCC
V GND

将本地电路与电源阻抗隔离。考虑到前述电流脉冲的速度，显然该电容必须放置在它所去耦的电路附近。“近”在此上下文中指的是对于74AC或ECL等高速逻辑，距离应小于半英寸，特别是当涉及总线驱动器等大电流器件时；而对于4000B系列CMOS等小电流、慢速器件，则可扩展至几英寸。

如果集成电路与电容器之间的去耦电流路径过长，走线电感与电容器会形成一个高Q值LC调谐电路，所产生的振铃效应将比完全不去耦更严重。

电容器类型和值

对于高速逻辑去耦而言，关键因素是引线电感而非绝对值。图3.19展示了不同类型电容器的阻抗，在这方面具有指导意义。最小引线电感可为快速脉冲提供低阻抗。优先选用小型片式电容器，且越小越好，因为这可以最大限度地降低封装电感。0805、0603甚至0402尺寸均可接受。

如果需要，您可以通过将瞬态电流需求与可接受的电源轨电压跌落相匹配来计算该值。例如，一个74HC八位缓冲器，其每个输出在开关期间产生持续6纳秒的50毫安瞬态电流（根据公式6.1计算得出）。此时总峰值电流需求为0.4安。可接受的电压下降可能为0.4伏（相当于最差系统噪声裕量）。假设本地去耦电容提供全部电流，以使电压下降保持在此水平，如果电路板上的其他去耦电容因走线电感而被隔离，则这一假设是合理的。那么最小电容值如下：

$$
C = \frac{It}{V} = \frac{0.4 \times 6 \times 10^{-9}}{0.4} = 6 \text{nF}
$$

另一方面，实际值是非关键的，尤其是上述计算中的变量往往有些模糊，为了便于生产，您更倾向于在所有去耦位置使用相同的元件。建议使用10至100纳法之间的电容值，其中22纳法是一个较好的折中选择，因为它既有低自感，又具备相当的储能电容。此外，在低性能的Z5U或Y5V陶瓷等级中，22纳法电容通常比更高容量的电容更便宜，而这些等级已足以满足此用途。

集成电路封装下的电容器

非常高频和高电流的逻辑IC对去耦电容的位置要求极为严格：去耦电容必须紧邻电源引脚放置。事实上，芯片封装内部引出线的电感已经变得不可忽视，因此对于高性能大规模集成电路而言，将电源引脚和接地引脚布置在封装的中间位置或四周，而不是位于对角位置，是必要的。对于此类器件，有必要将去耦电容放置在芯片下方、电路板的另一侧。此时，连接电容的引线长度仅限于器件焊盘、平面以及电容焊盘之间的过孔。这种布局通过表面贴装结构很容易实现，但如果只能使用通孔则无法实现。

实际上，电源和地平面本身（参见第2.2.4节）在降低高频噪声方面比去耦电容更有效，因为它们相关的电容没有显著的电感。平面之间的距离越近，该电容越大。你仍然需要分立的去耦电容来进行中频去耦，但只要这些电容仍靠近相应的IC引脚，其布局位置的重要性就会降低。

低频去耦

您还需要对电源轨进行去耦，以抑制由于逻辑负载电流变化引起的低频纹波，这与瞬态开关边沿不同。这些纹波分量的频率位于兆赫兹范围及以下，因此分布电容和低自感的重要性较低。通常，可以在电路板周围放置几个100毫法的钽电解电容来处理这些问题，尤其是在存在多个可同时导通并对电源产生显著电流消耗的器件时，例如动态随机存取存储器中的突发刷新。此外，建议在电路板的电源入口处放置一个10^47毫法的大型电容器，以应对千赫兹范围内的频率分量。

通常情况下，逻辑电路对电源线上的纹波具有固有的不敏感性。但当遇到缓慢边沿时例外；如果纹波的频率明显高于边沿频率，并且对信号进行调制，则当信号通过过渡区时，逻辑元件可能会发生虚假切换（图6.11）。

处理缓慢边沿最安全的方法是使用施密特触发器逻辑输入施加迟滞，如第6.2.2节所述。

输出 被噪声调制的慢输入边沿
切换阈值

良好去耦的最低要求如下：
- 每块电路板一个22毫法大容量电容
- 每10个SSI/MSI（小规模集成/中规模集成）逻辑或内存封装一个1毫法钽电容
- 每2至3个LSI（大规模集成）封装一个1毫法钽电容
- 每个具有多个电源引脚的LSI封装的每个电源引脚一个10至100纳法陶瓷多层电容
- 每个八进制集成电路或每个MSI封装一个10至100纳法陶瓷多层电容
- 每四个SSI逻辑封装一个10至100纳法陶瓷多层电容

如有疑问，请计算各个功耗/速度要求较高的器件的需求，以确保拥有足够的电容器，并且它们位于正确的位置。

6.1.5 未使用的门电路输入

在封装中，您经常会遇到多余的门电路或锁存器未被使用，或者未使用多输入门电路或锁存器的所有输入端。所有这些未使用的逻辑输入都必须连接到固定的电压电平，无论是高电平还是低电平，绝不能让其悬空。悬空输入的抗噪能力较差，因此不应将已使用门电路的多余输入端悬空，尤其是锁存器或触发器的预置/清零输入端，它们对尖峰脉冲非常敏感。图6.12说明了这些选项。

必须将所有未使用的CMOS输入连接到VCC或地。无论门电路是否被使用，任何输入端悬空都是不允许的。这是因为CMOS输入具有非常高的阻抗，一旦未连接，其电压可能浮动至任意值，而该电压可能处于门电路的阈值切换区域内。此时，P沟道和N沟道输入晶体管均会导通，导致封装内产生过大的电流损耗。由于缓冲门电路具有高增益，可能导致门电路发生振荡，从而引起更大的电流损耗。

CMOS输入可以直接连接到任一电源轨；只要电源不会产生超过最大输入电压的噪声尖峰，就不需要使用保护电阻。

良好实践
R 对于互补金属氧化物半导体不必要
A B
A B A B
除非电源有噪声
不良做法
A B
H

6.2 接口

6.2.1 模拟与数字混合

数字电路设计师在同一个印刷电路板（PCB）上集成模拟和数字电路时面临的两个主要问题是防止数字开关噪声污染模拟信号，以及将宽范围的模拟输入电压接口到数字电路。

从数字信号生成模拟输出通常不是问题，而从模拟信号生成数字输入则是。

第6.1.3节中讨论的高频开关噪声必须不惜一切代价防止其进入模拟电路。

模数接口将一个变化的模拟信号量化为一个数字字，该数字字中的位数决定了信号可达到的分辨率。假设满量程电压范围为0〜10 V，这是许多模数转换器（ADCs）的典型值，表6.1 列出了数字字中1位变化所对应的电压电平。

可以看出，对接口的分辨率要求越高，引起1位变化的电压变化就越小。在模数转换器电路中，8位被认为是常见的，12位被认为是较高分辨率（0.025%），而16位则属于高精度。

这些不断降低的电压电平的意义在于，任何耦合到模拟输入的噪声都会引起数字值的不希望的波动。对于12位转换器，转换器输入端2.4毫伏的噪声就会产生1位不确定性；而对于16位转换器，这一数值降低到150毫伏。相比之下，数字地线上的开关噪声通常为几十毫伏，峰值幅度经常达到几百毫伏。如果这种噪声耦合到转换器输入（而要将地噪声完全排除在输入之外是很困难的），那么你将无法使用精度超过8至10位的转换器。

表6.1 不同字长下10伏特满量程的模数转换器分辨率电压
字长 位 分辨率 电压（毫伏）
8 39
10 10
12 2.4
14 0.6
16 0.15

解决此问题的一种部分方法是将模拟信号的带宽滤波至远低于噪声的带宽，从而降低有效噪声信号。对于缓慢变化的模拟信号，这种方法效果相当好，特别是当噪声注入发生在信号处理放大器的输入端时，带宽限制的作用最大。无论如何，滤波都是良好的实践，以最大限度地减少对外部噪声的敏感性。

如果噪声直接注入到模数转换器内部，那么对输入放大器进行滤波将毫无作用。对于高速模数转换器和宽带模拟信号，无论如何都不能采用这种方法，唯一可行的解决方案是从源头防止数字噪声的注入。

设计模数接口时应遵循的基本规则是完全隔离电路，包括地线。这意味着
- 应建立独立的模拟和数字地线，仅在一点连接
- 电路的模拟部分和数字部分应进行物理隔离，避免数字走线穿过模拟部分或反之。这将最大限度地减少电路之间的串扰。

应当认识到，建立多种不同地线的接地方案永远无法达到最佳，因为总会存在需要在不同地线区域之间传递信号的电路。这些信号将特别容易受到内部和外部干扰的影响，甚至可能成为干扰源。您应始终努力使此类电路在带宽和灵敏度方面保持低风险，或者为所有电路（包括数字和模拟电路）保留单一的地线系统，并在其布局上格外小心，以防止系统中噪声部分的地噪声传播到其他敏感部分。

单板系统

单板和多板系统的适当接地方案如图6.13所示。如果您的系统只有一个模数转换器，可能还带有用于从多个模拟输入中进行选择的多路复用器，则可以在该模数转换器处连接模拟地和数字地，如图6.13A所示。该方案要求模拟和数字电源回路在其他任何地方都不能相互连接，因此需要两个独立的电源电路。尽管模拟和数字地线名义上处于相同电位，但必须将它们视为完全独立的走线；这样，数字地线中不可避免的噪声电流就不会耦合到“干净”的模拟地线中。数字地应采用网格或接地平面结构，而模拟部分则可采用单点接地系统，或拥有自己独立的接地平面。绝不能将数字接地平面延伸至模拟部分上方

电路板的区域，因为这样会导致一个接地平面与另一个接地平面之间产生电容耦合。

多板系统

当您的系统由多个电路板组成时，其中一些完全是数字的，一些完全是模拟的，还有一些是两者的混合，并且使用外部电源，则不能在模数转换器处连接数字地和模拟地。一个系统中可能存在多个ADCs。相反，应在电源处进行连接（图6.13B），并将独立的模拟和数字地线分别引至各需要它们的电路板。仅包含数字电路的电路板在物理位置上应更靠近电源，以尽量减小辐射环路面积或长度。

6.2.2 从模拟输入生成数字电平

当您想使用变化的模拟电压生成开关数字信号（不同于模数转换）时，第一条规则是：必须始终使用比较器或施密特触发器门。切勿将模拟信号直接输入普通的TTL或互补金属氧化物半导体门输入。

原因是普通门电路没有明确定义的输入电压切换阈值。不仅如此，它们对上升时间较慢的输入也极为敏感。很少有模拟输入信号具有足够的压摆率（通常快于5 V/ms），以满足普通逻辑门产生干净输出信号的要求。将缓慢变化的模拟电压施加到逻辑门时的结果如图6.14所示。

单点接地连接
模拟与数字之间的物理隔离
模拟地
数字地

单板 (B) 多板。模数转换器，模拟到数字转换器。)

施密特触发器门或带迟滞的比较器（参见第5.3.4节）可以解决上升时间缓慢的问题。施密特触发器门具有与普通门电路相同的输出特性，但其包含输入迟滞，以确保快速转换。典型施密特器件（如74HC14）的阈值电平在宽公差范围内规定，因此无法克服实际切换点的变异性。当对应高电平和低电平状态的模拟电平可分别保持在VIH以上和VIL以下时，使用施密特触发器即可满足要求。若需要更高精度，则需使用具有精确设定参考电压的比较器。

其次，如果模拟电源轨范围大于逻辑电源，则将模拟信号直接连接到逻辑输入端可能会对门电路造成损坏。即使在正常信号范围内信号处于逻辑电源范围内，这种情况仍可能发生；而在上电或断电等异常情况下，信号可能超出电源轨范围。这当然也适用于施密特触发器门电路。通常，输入端通过钳位二极管连接到电源和地线轨以实现保护，但必须将流过这些二极管的电流限制在安全水平，因此在输入端串联一个电阻器是必不可少的。更积极的限制输入电压的措施，例如让模拟部分与逻辑部分使用相同的电源电压（同时注意前述关于分离数字地和模拟地的建议），是更优的选择。

消除开关输入的抖动

从表面上看，开关输入到数字电路必须是最简单的接口。您所需要的只是一个输入端口或门、一个上拉电阻器和一个单刀开关（图6.15）。尽管该电路无疑可以工作，但由于开关的机电特性以及逻辑器件的速度，它容易出现严重问题。

当开关触点工作时，电流流动不会被干净地启动或中断。当触点闭合或分开时，瞬时接触电阻

切换阈值可能
可以位于此频带内的任何位置

VIL VIL
振荡同时输入V经过线性区
振荡同时输入V经过线性区
振荡同时输入V经过线性区
振荡同时输入V经过线性区

切换点不确定性
由于振荡和/或高电平ICC
输入晶体管导通重叠
IQ 切换点不确定性
由于振荡和/或高电平ICC
输入晶体管导通重叠
IQ 切换点不确定性
由于振荡和/或高电平ICC
输入晶体管导通重叠
IQ 切换点不确定性
由于振荡和/或高电平ICC
输入晶体管导通重叠
IQ 切换点不确定性
由于振荡和/或高电平ICC
输入晶体管导通重叠
IQ 切换点不确定性
由于振荡和/或高电平ICC
输入晶体管导通重叠
IQ 切换点不确定性
由于振荡和/或高电平ICC
输入晶体管导通重叠
IQ 切换点不确定性
由于振荡和/或高电平ICC
输入晶体管导通重叠
IQ 切换点不确定性
由于振荡和/或高电平ICC
输入晶体管导通重叠
IQ 切换点不确定性
由于振荡和/或高电平ICC
输入晶体管导通重叠
IQ 切换点不确定性
由于振荡和/或高电平ICC
输入晶体管导通重叠
IQ 切换点不确定性
由于振荡
由于污染导致接触不稳定，且由于材料的弹性，接触表面可能会弹开几次。因此，开关边沿不规则，通常可能由多个离散的边沿组成，持续时间一般为 1 ms。您只需在存储示波器上观察图6.15 的输入波形即可验证此现象。

当然，数字输入在每次跨越切换阈值时都会快速响应，因此每当操作开关时，端口或门会在稳定为高电平或低电平之前检测到多次转换。这对于电平敏感输入可能是问题，但对于计数器或锁存器的时钟输入等边沿敏感输入来说无疑会造成影响。由开关输入驱动的计数器电路发生误触发通常就是由这种现象引起的。

解决接触抖动的简单方法是使用RC网络对逻辑输入进行滤波（图6.16A）。RC时间常数必须明显长于抖动周期，才能有效衰减接触噪声。这种方法还有一个额外优点，即能够防止感应脉冲或射频干扰，但需要增加分立元件，并且要求逻辑输入必须为施密特触发器类型，因为输入上升时间已被有意减慢。

如果开关输入可能快速改变状态，那么为了消除抖动而设置的过长的 RC时间常数将导致对开关响应速度明显下降。这可以通过两种方式解决：一种是使用eS锁存器（图6.16B），但这需要使用转换式开关而非单刀开关；另一种是采用软件或硬件实现的延迟。图6.16C 展示了硬件延迟方法，该方法利用连续时钟移位寄存器和或门来有效地“屏蔽”抖动周期。延迟时间可根据实际抖动周期进行调整。这两种解决方案最适合用半定制逻辑阵列或专用集成电路实现，因为在这些情况下额外逻辑带来的开销较低。

6.2.3 对外部施加过电压的保护

板外的逻辑输入和输出在其系统使用寿命内，可能会遭遇过电压。在这方面，您的设计理念应该是：如果可能发生，就一定会发生。过电压可能是由于电路板或外部设备的接线错误引起，也可能是由于静电积聚所致。后者对具有高阻抗的CMOS输入尤其具有威胁，但一次强烈的静电放电对其他逻辑系列也可能造成灾难性后果。

逻辑信号线上过电压的三大后果：
- 由于走线金属化断裂或硅的破坏导致器件立即损坏；
- 当过电压能量不足以立即损坏器件时，会导致器件特性发生渐进式退化；
- 闩锁，其中瞬态过电压后可能因过大的电源电流而导致损坏。

现代逻辑系列在其输入和输出端均包含一些保护措施，形式为连接到电源线的钳位二极管，但这些二极管的电流承受能力有限，因此因过电压而产生的潜在故障电流必须受到限制。这最好通过图6.17所示的方法实现。

外部钳位二极管用于分流大部分涌入的过载电流，并将其引导至VCC或 0V电源轨；如果由于集成电路内部二极管与外部二极管的正向电压之比导致集成电路内部二极管仍会承受过大电流，则需要使用虚线所示的电阻器。电源轨承担多余的涌入电流，因此必须具有足够低的阻抗，以确保其电压在此电流注入时基本不受影响。这

		R			R
	R	输入		R	输入
		输入			输入
开关闭合
闭合时的接触抖动

可能需要重新评估稳压器的设计理念，或在接口附近的电源轨增加额外的钳位电路。串联电阻RS本身可能就足够了，无需使用外部钳位二极管，特别是在输入端，它们可用于将电流限制在集成电路内部二极管可承受的范围内。

6.2.4 隔离

即使采取了针对输入/输出滥用的预防措施，也不应直接将逻辑信号接入或引出设备。除了面临单个线路过载的风险外，还需要将地和/或电源轨延伸到设备外部，以提供信号回路路径。这会使它们成为天线，既会将地噪声辐射到设备外部，也会将外部干扰传导回设备内部。将电源轨限制在设备外壳范围内要安全得多。

实现这一目标的常用技术是将进入或离开设备的所有信号线进行电气隔离。这种做法不仅能防止干扰，还能消除接地环路和地电位差带来的问题。

数字信号适合使用光耦合器。光耦合器基本上是将一个LED芯片与一个光敏器件（如光电二极管或光电晶体管）集成在同一封装中，这两个组件在电气上相互隔离，但在光学上耦合。使用此类器件的典型隔离方案如图6.18所示。

每个数字通道需要一个光耦合器。光耦合器可以单个、双个或四个为一组封装；商业级单元的价格主要根据所需的速度和集成水平，从每通道25便士到每通道5英镑不等。显然，在对成本或空间敏感的应用中，应尽量减少隔离通道的数量。这往往意味着隔离在工业产品中比在消费类产品中更为常见。

VCC
确保 VCC 电源轨具有足够的“刚性”以吸收潜在故障电流
可能需要额外的钳位二极管和电阻 如果门电路内部的电流额定值不足 下拉（或上拉）在 输入可防止高 高阻抗输入 在断开连接时防止悬空
串联电阻 RS 的阻值应限制电流，使其不超过门电路的

最大额定值，同时不影响电路操作

光耦合器的权衡
使用光耦隔离时，需要进行一些相当复杂的权衡。需要考虑的因素如下：
接口速度：采用标准晶体管输出的廉价耦合器其开关时间为 2〜5ms，因此数据速率最高仅限于约100千比特/秒。高速器件的数据速率可达 10Mbits/s，但成本超过每通道5英镑。
功耗：标准晶体管输出型光耦合器的电流传输比（CTR）通常在10%至 80%之间。这是指导通状态下LED输入电流与晶体管输出电流的比值。
因此，当所需输出电流为1毫安且CTR为20%时，LED所需的驱动电流为 5毫安。此外，CTR会随着时间推移而下降，为了确保电路寿命末期的可靠性，应根据预期寿命和工作电流留出20%至50%的安全裕度。降低工作电流会减慢接口速度。达林顿输出光耦合器的CTR可达200%至500%，但其缺点是关断时间约为100毫秒，因此仅适用于低速应用。光耦合器驱动电流可能占总功率需求的相当大比例，尤其是在隔离侧。
支持电路：一个简单的光电晶体管或光电达林顿输出需要多个无源元件外加一个缓冲门，以便正确地与逻辑电平接口。或者，也可以使用具有与逻辑兼容的输入和输出的光耦合器，特别是更高速度的器件，但成本显著更高。低电流LED驱动需求可以直接由逻辑门和串联限流电阻满足；而如果使用需要更高LED电流的较便宜的光耦，则需要额外缓冲器。
系统 VCC
隔离 VCC
输出
输入
隔离屏障
to outside world
to internal circuit

耦合电容
尽管光耦合器在直流下能够切断电气连接，并且隔离电压可达千伏级别，但在高频下仍存在一些残余耦合电容，从而降低了隔离效果。规格参数中的 0.5〜2 pF值会因杂散布线电容而略有增加，而杂散布线电容与布局相关。输入和输出引脚始终位于封装的两侧。如果你将输出走线紧邻输入走线布设，那么使用光耦合器进行隔离的设计就毫无意义了！

单个通道的耦合电容乘以系统中的通道数量，意味着大量的高频地噪声仍可能从隔离系统中耦合出去，或者快速上升时间瞬变或射频干扰仍可能耦合进来。（这进一步说明了应尽量减少通道数量。）此外，通过该电容，高共模dV/dt信号可能直接耦合到光电二极管或晶体管输入端，导致误开关。通过在光路两侧加入静电屏蔽并将其连接到输出地引脚，可以减小这种效应，一些光耦合器已内置该屏蔽层。共模瞬态抗扰度可能从低于100 V/μs到优于 5 kV/μs（对于昂贵的器件）。

光耦合器的替代方案
用于隔离数字信号的光耦合器两种替代方案是继电器和脉冲变压器。继电器是一种成熟可靠的器件，如果其在尺寸、重量、速度、功耗和机电特性方面的限制可以接受，则是一个良好的选择。脉冲变压器最适合传输宽带宽、高速数字数据，对于这类应用，光耦合器可能速度太慢或成本过高。脉冲变压器还可设计为对高dV/dt干扰具有良好的抗扰性。数据必须经过编码或调制以去除任何直流成分。这需要每通道额外增加几个门电路和一个锁存器，但这种开销可能是可接受的，特别是当您已经在使用半定制硅器件时，而高速和低功耗的优势很容易超过这一开销。

6.2.5 经典数据接口标准

当需要将逻辑信号从一台设备连接到另一台设备时，即使这些连接与主系统隔离，仅使用标准逻辑器件并进行直接的门到门连接也是不够的。标准逻辑不适合驱动长线路；线路端接未作规定且抗噪能力较低，因此反射和干扰将导致不可接受的数据损坏。外部逻辑接口必须为此专门设计。

同时，不同制造商的设备之间必须具有一些接口通用性。这使得用户能够将制造商A的计算机连接到制造商B的打印机，而无需担心电气兼容性问题。因此，有必要对电气接口信号进行标准定义。

这种需求已被认识多年，目前存在多种数据交换标准。市场规律决定了其中只有少数几种占据主导地位。本节将介绍两种主要的商用标准： EIA‐232F 和 EIA‐422。EIA‐232F 是对1969年发布的流行标准 RS‐232C 的更新，使其与国际 CCITT V.24 和 V.28 以及 ISO IS2110 标准保持一致。

EIA‐422 与早期的 RS‐422 标准相同。前缀的更改仅为外观上的调整，纯粹用于标识标准的来源为 EIA。

EIA‐232F

数据通信的蓬勃发展催生了许多产品，这些产品通过在其规格中引用“ RS‐232”来声称符合接口标准。其中一些声明实际上毫无根据，因此有辨别能力的用户会将接口合规性视为产品质量的指标，并在其评估初期就进行测试。表6.2给出了该规范的主要特性。EIA‐232F不仅规定了电气参数，还定义了机械连接、引脚配置以及每个数据电路的功能描述。

按照现代标准，EIA‐232F 的性能较为原始。它最初设计用于将数据终端设备（DTE）连接到调制解调器，即数据通信设备（DCE）。它也曾用于数据终端到主机的接口。这些早期应用的速度相对较低，低于 20 kbaud，并且使用短于 50 英尺的电缆。如今，需要如此有限能力的应用非常普遍，因此该标准广受欢迎。其新修订版通过将“数据通信设备”一词替换为“数据电路终接设备”（仍缩写为 DCE）来体现这一点。标准并未明确说明什么是 DTE 和什么是 DCE，而且由于许多应用是简单的 DTE（计算机）到 DTE （终端或打印机）的连接，因此接口两端分别是什么设备常常存在争议。尽管点对点连接为 DTE 到 DCE 提供了正确的引脚终端，但一种称为“零调制解调器”的电缆（图6.19）作为一种有用的附加装置，可实现 DTE 到 DTE 的连接。安装技术人员蹲在 9 芯连接器旁，交换引脚 2 和 3，使一端的接收器接收另一端驱动器信号的常见场景至今仍未消失。

EIA‐232F 的传输距离受限于其非平衡设计和有限的驱动电流。这种非平衡设计极易受到驱动器与接收器之间外部噪声拾取和地电位偏移的影响。驱动电流有限意味着压摆率必须保持足够慢，以防止电缆成为传输线，从而限制了可支持的最高速率。最大电缆长度最初固定为 50 英尺，现在则受每条电路最大负载电容（包括接收器输入）2500 pF 的要求限制。随着线路长度增加，其电容也随之增加，需要更大的电流来维持相同的转换时间。图6.20 显示了在不同数据速率下，为保持 4% 转换时间关系所需的驱动电流与负载电容之间的关系。实践中，线路长度被限制为

对于超过20 kb/s的数据速率，使用3米或更短的电缆。大多数驱动器在如此短的距离内能够处理较高的传输速率，而不会消耗过多的电源电流。

请注意，严格遵守标准的情况下，不允许进行若干常见的“增强”。EIA‐232F未提供驱动器输出的三态功能，因此无法实现多个驱动器对一条线路的访问。同样，除非合并后的输入阻抗保持在3至7 kΩ之间，否则不允许并联接收器。它未考虑电气隔离接口：尽管隔离功能很有必要，但标准并未给出隔离要求的规范。它也没有规定

表6.2 EIA‐232F、EIA‐422和EIA‐485的主要电气特性
接口 EIA‐232F EIA‐422 EIA‐485
线路类型 非平衡，点对 点 平衡，差分， 多点（一个驱动器 每总线） 平衡，差分， 每总线多个驱动器 （半双工）
Line 阻抗 不适用 100 U 120欧姆
最大线路长度 长度 负载依赖， 通常为15米 取决于 电容 L z 105/B m B ¼位速率，kB/s 最大推荐 1200 米，取决于 衰减 最大数据 rate 20 kB/s 10 MB/s 10 MB/s
驱动器 输出 电压 短 电路 电流 上升时间 输出 带功率 off
接收器 灵敏度 输入 阻抗 常见 mode 范围

通信数据格式。“一个起始位、八个数据位、两个停止位”这种常用格式并非标准的一部分，而只是其最常见的应用。它与另一种常见的单端标准 EIA‐423 并不直接兼容，尽管此类连接通常可以工作。此外，你不能合法地在 5V 电源轨上运行 EIA‐232F，因为其最小驱动器输出电压规定为 5V， 在负载为 3e7 千欧且输出阻抗为 300 欧姆时。

该标准要求压摆率限制最大为30 V/μs。虽然可以使用输出电容器与输出晶体管在压摆时的电流限制共同作用来实现，但这会增加功耗并降低最大可能的电缆长度。最好使用具有片选压摆率限制功能的驱动器，无需外部电容器，并使压摆率与电缆长度无关。

EIA‐422

许多数据通信应用现在需要兆波特区域的数据速率，而EIA‐232F无法满足这一需求。这一需求由EIA‐422来实现。

DCD 1
RD 2 TD 3 DTR 4 接地 5 DSR 6 RTS 7 CTS 8 RI 9
1 DCD
2 RD 3 TD 4 DTR
5 GND
6 DSR 7 RTS 8 CTS 9 RI
DB9S连接器

500 1000 1500 2000 2500 0
10
20
30
40
Driver output current mA
负载电容pF
20kb/s 10千比特/ 秒
50千比特/ 秒
116千比特/ 秒
for rise time= 4% of unit interval

该标准是用于基于双绞线电缆的平衡或差分、点对点或多点高速接口中的驱动器和接收器的电气规范。表6.1总结了EIA‐422规范与EIA‐232F的对比。允许一个驱动器和最多10个接收器。最大数据速率为10 Mbaud，与电缆长度存在权衡关系；在100 kbaud时的最大电缆长度为4000英尺。请注意，与 EIA‐232F不同，EIA‐422并未规定接口的功能或机械参数。这些内容包含在其他采用EIA‐422的标准中， notably EIA‐449 和 EIA‐530。

EIA‐422通过规定一种平衡且终端匹配的设计来实现其高速和长距离传输能力。这种平衡设计降低了对外部共模噪声的灵敏度，并允许驱动器与一个或多个接收器之间存在几伏的地电位差，而不会影响接收器的阈值。电缆终端电阻结合增大的驱动电流，可实现快速的压摆率，从而支持高数据速率。如果电缆未加终端电阻，边沿将产生严重的振铃现象，可能导致接收器发生虚假切换。规定的100 U终端电阻与典型双绞线电缆的特性阻抗高度匹配。仅在电缆远端的接收器处使用一个终端电阻。

接口设计

实现 EIA‐232F 或 EIA‐422 接口最简单的方法是使用市面上提供的多种专用驱动器和接收器芯片组之一。较为常见的型号，例如用于 EIA‐232F 的 1488驱动器/ 1489接收器，或用于 EIA‐422 的 26LS31驱动器/26LS32接收器，均可从多个供应商处以具有竞争力的价格获得，并有低功耗CMOS版本。此外，还可以获取组合驱动器/接收器部件，从而通过一个集成电路实现小型接口。由于 EIA‐232F 的 9针实现 非常普遍，因此集成了3个发送器和5个接收器的单一封装部件也广泛可用。针对 EIA‐232F 的高电压要求，通常需要 12V 电源，部分供应商提供了集成的直流‐直流转换器，可从 ＋5V 电源轨生成所需电压。

图6.21 展示了这两种标准的典型接口电路。请注意包含电源隔离二极管，以保护电路其余部分免受不可避免的过电压影响。您也可以使用标准元件 （如运算放大器、比较器、CMOS缓冲器件或分立元件）构建接口，特别是较简单的EIA‐232F，前提是你愿意花费一些时间根据标准要求和预期的过载条件对电路进行表征。这在元件成本上可能略微便宜，但其整体价值值得怀疑。

6.2.6 高性能数据接口标准

本节简要回顾了一些为特定应用的高速目的而发展起来的较新的数据接口标准，这些标准随后变得更加普及。

EIA‐485

EIA‐485与EIA‐422有许多相似之处，广泛用作企业内部和工业数据通信系统的基礎。例如，SCSI接口的一种变体（HVD‐SCSI：高压差分小型计算机系统接口）以485作为其电气规范的基础。符合485标准的设备可用于422系统中，但反之不一定成立。主要区别在于485允许同一线路上存在多个发送器，可驱动多达32个单位负载，并支持半双工（双向）通信。一个单位负载定义为在最大共模电压12伏特下允许1毫安电流或在 7 V下允许0.8毫安的稳态负载。单位负载可包括驱动器、接收器和故障保护电阻（见下文），但不包括终端电阻。双向通信意味着485驱动器必须能够应对线路争用以及驱动在两端均以120U的电阻进行终端匹配的线路。这两种规格在表6.2中进行了比较。

半双工系统中出现的另一个问题是，当没有发送器驱动线路时，线路会处于高阻抗状态，并且在此情况下希望接收器保持固定状态。这意味着应由合适的无源电路提供超过200毫伏的差分电压，该无源电路必须同时满足终端阻抗要求和单位负载限制。用于实现此功能的网络称为“故障安全”网络。

确保最小 300Ω断电电阻 O
建议使用电源保护二极管和本地去耦
+10>12伏特
1/4 1488etc
–10>12伏特
0V
–5V
+5V 需要电源保护二极管和本地去耦
终端电阻 100Ω
1/4 26LS31 etc
输出保护 以及压摆率限制（但请参见正文）
推荐使用屏蔽双绞线 但不是必需的
输入保护 带宽整形 以降低噪声
0V
0V
0V
1/4 1489 etc
+5V
+5V
1/4 26LS32 etc
屏蔽双绞线 必要

EIA‐232F (B) EIA‐422)

控制器局域网

控制器局域网（CAN）标准最初在汽车行业开发，旨在用双线数据总线替代复杂的电气线束。此后该标准被纳入ISO 11898。该规范支持最高达1 MB/s 的信号速率，具有高抗电磁干扰能力，以及自诊断和修复误差的能力。目前，它已广泛应用于多个领域，包括工厂自动化、医疗、船舶、航空航天以及汽车行业的应用。它特别适用于需要在短时间内以高可靠性传输大量短消息的噪声操作环境中的应用。

ISO 11898 架构定义了 OSI/ISO七层模型 的最低两层，即 数据链路层 和 物理层。通信协议采用载波侦听多路访问，具备冲突检测和消息优先级仲裁 （CSMA/CD＋AMP）。CAN 的第一个版本在 ISO 11519 中定义，支持最高 125 kB/s 的 应用，使用 11 位 消息标识符。1 MB/s 的 ISO 11898:1995年 版本为标准 CAN 2.0 A，同样使用 11 位 标识符，而 扩展CAN 2.0 B 则在 1995年 的 修订版 中提供，支持 29 位 标识符。

物理CAN总线为单根双绞线，可屏蔽或非屏蔽，两端各用120欧姆电阻端接。采用平衡差分信号。节点可在任何时候添加或移除，即使在网络运行时也可操作。未上电的节点不应干扰总线，因此收发器应配置为其引脚在断电时处于高阻态。标准规范允许最大电缆长度为40米，最多30个节点，最大分支长度（从总线到节点）为0.3米。可通过权衡信号速率来实现更长的分支和线路长度。隐性（静态）状态下，两条总线线路相对于地均偏置至约2.5伏特；在显性状态下，其中一条线路（CANH）升高1伏特，而另一条线路（CANL）降低相同幅度，从而产生2伏特的差分信号。所需共模电压范围为 2 到 ＋7伏特，即围绕静态状态上下 4.5伏特。

通用串行总线

通用串行总线（USB）是一种电缆总线，支持主机与大量可同时访问的外设之间的数据交换。所连接的外设通过主机调度的基于令牌的协议共享USB带宽。该总线允许在外设和主机运行时连接、配置、使用和断开外设。任何 USB系统中仅有一个主机。主机计算机系统的USB接口称为主机控制器，可通过硬件、固件或软件的组合实现。

USB设备要么是集线器，其作用是作为线路集中器并为总线提供额外的连接点；要么是系统功能设备，例如鼠标、存储设备或数据源，或输出设备。主机系统内部集成有根集线器，以提供一个或多个连接点。

USB通过四线点对点电缆传输信号和功率。必须使用差分输入接收器来接收USB数据信号。当两个差分数据输入均处于0.8至2.5伏特的共模范围内时，该接收器的输入灵敏度至少为200毫伏。差分输出驱动器以静态输出摆幅驱动USB数据信号：在低电平状态时，通过1.5千欧负载到3.6伏特，输出为 <0.3伏特；在高电平状态时，通过15千欧负载到地，输出为>2.8伏特。全速 USB连接通过特性阻抗（Z0）为90欧姆±15%、最大单向延迟为26纳秒的屏蔽双绞线电缆实现。每个驱动器的阻抗必须在28至44欧姆之间。详细规范控制输出驱动器在不同负载电容范围内的上升和下降时间。

在版本1.1中，有两种数据速率，如下所示：
- 全速信号位速率为12 Mb/s；
- 还定义了速率为1.5 Mb/s的有限能力的低速信号模式。

两种模式可以在同一USB总线上通过在传输之间自动动态模式切换来支持。低速模式旨在支持有限数量的低带宽器件，例如鼠标。为了提供保证的输入电压水平和适当的终端阻抗，在电缆的每一端都使用了偏置终端。这些终端还允许在每个端口检测连接，并区分全速和低速器件。USB 2.0规范增加了高速数据速率，使用与1.1版本相同的电缆，在符合规范的器件之间实现 480 MB/s的数据速率，源端和负载端终端均为45 Ω。

最新的规格USB 3.0的数据速率为高达5 Gbit/s，其中可实现的数据速率合理值为3.2 Gbit/s。首批商业可用设备支持新的USB 3.0规范于2010年上市。

电缆还携带供电线，在每个电缆段上提供标称 ＋5V的电压，以为设备供电。电缆段可具有可变长度，最长可达几米。该规范定义了连接器，且电缆包含四根导体：一对标准线规的扭绞信号对和一对允许线规范围内的电源对。

时钟与差分数据一起被传输并进行编码。时钟编码方案采用带位填充的非归零编码，以确保足够的电平转换。每个数据包前都有一个同步字段，以便接收器同步其位恢复时钟。

以太网

以太网是一种成熟的串行数据传输规范。它最初由一个多厂商联盟于1980年发布，形成了DEC‐Intel‐Xerox（DIX）标准。1985年，以太网被IEEE 802.3标准化，此后多次扩展。“经典”以太网的数据传输速率为10兆比特每秒。自20世纪90年代以来，以太网在以下领域不断发展：
- 传输介质
- 数据传输速率
- 快速以太网，100兆比特/秒（1995年）
- 千兆以太网，1 Gbit/s（1999年）
- 网络拓扑。

如今，以太网是商业信息技术系统中应用最广泛的网络技术，并且在工业自动化领域也变得越来越重要。在以太网中，所有网络用户具有相同的权利。任何用户都可以随时与另一个用户交换任意大小的数据，任何正在发送数据的网络设备都会被其他所有用户接收到。每个以太网用户从数据流中筛选出目标地址为自己的数据包，而忽略其他所有数据包。

在标准以太网中，所有网络用户共享一个冲突域。网络访问由 CSMA/CD协议（载波侦听多路访问/冲突检测）控制。在传输数据之前，网络用户首先检查网络是否空闲（载波侦听）。如果是，则开始传输数据。同时，它会检测是否有其他用户也开始了传输（冲突检测）。如果确实如此，则发生冲突。所有相关的网络用户立即停止传输，根据随机化原则等待一段时间后，重新开始传输。因此，传输数据包所需的时间很大程度上取决于网络负载，且无法预先确定。冲突越多，整个网络速度越慢。

这种缺乏确定性的问题可以通过一种称为交换式以太网的基本方法变体来克服。这指的是每个以太网用户在交换机中被分配一个端口的网络，交换机会分析所有到达的数据包，并将其转发到相应的端口。交换机将原先的冲突域分离为网络组件与相关用户设备之间的独立点对点连接。防止冲突使得整个网络带宽可用于每个点对点连接。四线以太网电缆中的第二对导线原本用于冲突检测，现在可用于传输，从而显著提高数据传输速率。

每个用户的以太网接口根据图6.22定义。通常，在建筑物内已经集成了结构化双绞线局域网布线，其电缆特性在IEC 11801及相关标准中有规定（见表1.8）；因此，10BaseT和100BaseT是以太网实现中最流行的变体，且大多数类型的计算机都包含了使用RJ45连接器的适当MAU/MDI。最大长度由快速以太网实现中的信号时序限制决定，以太网系统的实现依赖于电缆长度、类型和终端电阻的正确集成。

与可以多点连接的以太网同轴版本不同，双绞线或光纤线路的每一段都是主机之间的点对点连接；这意味着一个包含多个主机的网络系统需要多个集线器或交换机来集成每个用户的连接。集线器只是简单地将端口之间的以太网流量透传，而不对其进行任何控制，而交换机会控制流量，将数据包分发到其目标端口。

100BaseT的电气特性是向100欧姆特性阻抗双绞线输出峰值为1伏特的差分输出信号；10BaseT的电平为2.5伏特。上升和下降时间以及幅度对称性也被规定，以实现高度的平衡，从而提高共模性能。通常使用变压器和共模电感将网络连接与驱动电子电路隔离。

高速外围组件互连

一种替代传统方法的方案 “有线的” 网络采用光纤，而近期用于PC中外围组件互连（PCI）卡的一种标准（因此 得名PCI Express）包含三个基本标准定义：PCI Express（PCIe）1、2和3。这些基本版本内还存在一些细分版本（如1.1）。然而，其目标是实现多个光通道，每个通道的数据传输速率达到千兆字节每秒（GB/s）范围。例如，PCIe 2.0的规格为5吉比特每秒（5 GT/s），而PCIe 3.0的规格已提升至8吉比特每秒（8 GT/s）。

6.3 使用微控制器

微处理器和微控制器的领域非常广泛，本书不会涵盖所有内容。然而，我们可以探讨在使用这些器件实现历史上由模拟电路主导的功能时所遇到的一些问题。正如本章开头所述，使用微控制器实现模拟控制功能十分常见，因为这样做具有诸多优势

带外部介质附属单元的主机 在快速以太网中：AUI = MII（介质无关 接口） MAU = PHY（物理层器件）
到接口主机
连接单元
接口 (AUI)
介质访问 控制器 (MAC)

Name	标识	介质	最大长度	数据速率
粗缆以太网	10Base5	同轴电缆	500m	10兆字节/秒
细缆以太网	10Base2	同轴电缆	185m	10兆字节/秒
双绞线以太网	10BaseT	2对Cat 3非屏蔽双绞线	100m	10兆字节/秒
光纤以太网	10BaseFX	光纤对	2km*	10兆字节/秒
快速以太网	100BaseT	2对Cat 5非屏蔽双绞线	100m	100兆字节/秒
快速光纤以太网	100BaseFX	光纤对	412m	100兆字节/秒

* 取决于光纤类型

免受漂移和温度效应等因素的影响，以及编程带来的灵活性。但这些优势是以付出一些新的限制为代价的，这些限制是本节的主题。

模拟设计不太可能被数字技术完全取代，尽管数字处理的能力和速度在不断提高。在任何设计中，都必须权衡哪些部分采用模拟方式实现，哪些部分采用数字方式实现。如果试图将不适合的功能强行纳入数字领域，结果将不理想，并可能导致重新设计。例如，滤波是一个可以在数字领域廉价且精确实现的良好示例；但你无法用数字处理替代低噪声放大器，也无法对微伏级信号进行模数转换，因此低噪声放大器将始终是必要的。任何传感器都将物理参数转换为模拟电压，这种电压必须经过处理后才能送入处理器。而为了确保数字电路正常工作