QUACK_G的博客

PMA_INIT为同步复位信号，需要在ref_clk来到之后拉低该信号进行复位，可以采用如下的方式，差分ref_clkp/ref_clkn经过IBUFDS_GTE2后输出时钟ref_clk提供给aurora IP核，同时例化一个PLL，ref_clk经过PLL后产生init_clk和drp_clk提供给aurora IP核，同时产生locked信号，取反后作为IP核复位信号。来自Aurora 64B/66B核心的用户界面中的s_axi_tx_tready信号在一个周期内被解除，每32个周期一次。

时钟模块的mmcm_not_locked信号应该连接到核心的mmcm_not_locked信号。对于GT refclk，对于单链路传输，这里的选项只能选同一quad的时钟，但实际上可以选用临近quad的时钟，也就是临近bank上的时钟，只需要在进行引脚约束的时候把约束对就行。Aurora 64B/66B IP核的配置也比较简单，只需要对线速率和时钟进行配置，INIT clk和DRP clk是IP核内部逻辑使用，与线速率和uesr_clk无关，这两个时钟可以选择用户提供方便的时钟频率，Init_clk输出。

Aurora 是一个用于在点对点串行链路间移动数据的可扩展轻量级链路层协议。这为物理层提供透明接口，让专有协议或业界标准协议上层能方便地使用高速收发器。虽然使用的逻辑资源非常少，但 Aurora 能提供低延迟高带宽和高度可配置的特性集。

fun 目标函数（最后小化问题）A*x

xilinx FIR ip核的使用方法，coe文件的生成，滤波器形式的重构，参数的配置，仿真验证，DDS产生线性调频信号，低通、带通、高通滤波器对线性调频信号进行滤波。

输出的正弦信号个周期占据8个160M的时钟，说明该正弦信号的频率为：160M/8=20M，与做FFT输入的信号相同，说明IFFT运算结果正确。当没有接收到一帧的最后一个数据而s_axis_data_tlast拉高时，这表明输入数据的长度与IP核预设的数据不匹配，输入数据长度小于预设的长度。当接收到一帧的最后一个数据而s_axis_data_tlast没有拉高时，这表明输入数据的长度与IP核预设的数据不匹配，输入数据长度大于预设的长度。这个信号允许你计算帧数，并在需要时将核心的配置同步到特定的帧。

ZYNQ双核固化，ZYNQ的启动流程

使用microblaze软核搭建处理器，实现串口和GPIO中断

介绍AX总线中的AXI4类型总线，用Verilog实现AXI4总线的读写

AXI interconnect可以对AXI总线进行管理，支持多个主机采用AXI总线访问从机，或者一个主机访问多个从机。真正实现了总线通信，N Master模块与M Slave模块的通信，减少了相互间通信的复杂度，内部实现时钟域转换，不需要外部的过度干预，内部可实现FIFO等，免去了很多场景下需要FIFO，Register，位宽转换，协议转换的需求。.........

介绍一下Verilog的代码规范和记录编写程序遇到问题。

JESD204的时钟问题：ultrascale系列FPGA的时钟分配，GTH的位置选择

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JESD204在进行使用前需要利用AXI总线对其进行配置后，IP核才能正常工作下面利用Verilog代码通过状态机配置其寄存器。下面介绍如何利用AXI总线配置JESD204 IP核

介绍FPGA配置JESD204 IP核的配置方法、使用方式，内部物理层的仿真。

Verilog中一些特殊语句的用法，比如：参数传递语句，循环生成语句、条件生成语句等

Verilog常用系统任务的介绍、用法和例子，包括输出信息，文件输出等系统模式的用法如： $fopen、 $fdisplay、$fclose、 $display、$random、$stop、$finish

ChipScope在线逻辑分析仪的使用方法，以vivado为例利用在线逻辑分析仪进行在线调试，用IP核和mark_dubug两种方式进行调试

利用Xilinx的ROM的IP核产生所需要的波形 利用 ROM可以进行DDS（直接频率合成），也可以产生需要的信号，可以存入低频率的正弦波形文件，然后通过改变频率控制字来改变输出频率。

用matlab产生FIR IP核(Xilinx)所需要的coe文件（系数文件）

用matlab产生FPGA（Xilinx）下产生ROM所需数据的.coe文件

FPGA产生基带相位编码信号，用Vivado仿真验证