FPGA---DDS 正弦波发生器

本文介绍了直接数字式频率合成器(DDS)的工作原理及其在FPGA上的实现过程。重点讲解了DDS芯片的主要功能部件,并通过Verilog代码示例展示了如何通过按键控制DDS输出不同频率的正弦波。

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DDS简介:

DDS 同 DSP(数字信号处理)一样,是一项关键的数字化技术。 DDS 是直接数字式频率合成器(Direct Digital Synthesizer)的英文缩写。与传统的频率合成器相比,DDS 具有低成本、低功耗、高分辨率和快速转换时间等优点,广泛使用在电信与电子仪器领域,是实现设备全数字化的一个关键技术。DDS 芯片的功能主要包括频率控制寄存器、高速相位累加器和正弦计算器三个部分。频率控制寄存器可以串行或并行的方式装载并寄存用户输入的频率控制码;而相位累加器根据频率控制码在每个时钟周期内进行相位累加,得到一个相位值;正弦计算器则对该相位值计算数字化正弦波幅度(芯片一般通过查表得到)。 DDS 芯片输出的一般是数字化的正弦波,因此还需经过高速 D/A 转换器和低通滤波器才能得到一个可用的模拟频率信号。关于想了解更多的 DDS 的相关知识, 大家可以到百度直接搜索。 下面主要来给大家介绍FPGA 程序的设计, DDS IP 的配置和调试。

编写 dds_wave 的 verilog 程序

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date:    10:01:33 07/17/2018 
// Design Name: 
// Module Name:    dds_wave 
// Project Name: 
// Target Devices: 
// Tool versions: 
// Description: 
//
// Dependencies: 
//
// Revision: 
// Revision 0.01 - File Created
// Additional Comments: 
//
//////////////////////////////////////////////////////////////////////////////////
module dds_wave(clk, key1,data,da_clk
    );
input clk, key1;
output [7:0] data;
output da_clk;

reg [15:0] key1_cout;
reg [7:0] data_o;
reg dds_we;
reg [28:0] dds_data;
reg [3:0] dds_freq = 0;
reg dds_we_req;

wire [7:0] sine;

assign sine_reg = sine[6:0];
assign da_clk = clk;
assign data = data_o;

//有符号数转化为无符号输出到DA
always @(posedge clk)
begin
	if(sine[7] == 1'b1)
		data_o <= sine - 128;
	else
		data_o <= sine + 128;
end

//控制DDS输出不同
always @(negedge clk)
begin
	dds_we <= dds_we_req;
	case(dds_freq)
	4'd0:
		dds_data <= 29'd107;		//10Hz:(dds_data*2^29/50*1000000)
	4'd1:
		dds_data <= 29'd1074;	//100Hz:(dds_data*2^29/50*1000000)
	4'd2:
		dds_data <= 29'd10737;	//1kHz:(dds_data*2^29/50*1000000)
	4'd3:
		dds_data <= 29'd53687;	//5kHz:(dds_data*2^29/50*1000000)
	4'd4:
		dds_data <= 29'd107374;	//10kHz:(dds_data*2^29/50*1000000)
	4'd5:
		dds_data <= 29'd536871;	//50kHz:(dds_data*2^29/50*1000000)
	4'd6:
		dds_data <= 29'd1073742;	//100Hz:(dds_data*2^29/50*1000000)
	4'd7:
		dds_data <= 29'd5368709;	//500Hz:(dds_data*2^29/50*1000000)
	4'd8:
		dds_data <= 29'd10737418;	//1mHz:(dds_data*2^29/50*1000000)		
	4'd9:
		dds_data <= 29'd21474836;	//2mHz:(dds_data*2^29/50*1000000)
	4'd10:
		dds_data <= 29'd32212255;	//3mHz:(dds_data*2^29/50*1000000)
	4'd11:
		dds_data <= 29'd42949672;	//4mHz:(dds_data*2^29/50*1000000)
	4'd12:
		dds_data <= 29'd53687091;	//5mHz:(dds_data*2^29/50*1000000)
	4'd13:
		dds_data <= 29'd64424509;	//6mHz:(dds_data*2^29/50*1000000)
	4'd14:
		dds_data <= 29'd75161928;	//7mHz:(dds_data*2^29/50*1000000)
	4'd15:
		dds_data <= 29'd85899346;	//8mHz:(dds_data*2^29/50*1000000)
	default:
		dds_data <= 29'd107;	// 1kHz:(dds_data*2^29/50*1000000)
	endcase
end
	
//按钮处理程序,改变DDS的输出频率
always @(posedge clk)
begin
	if(key1 == 1'b0)
		key1_cout <= 0;
	else if((key1 == 1'b1) & (key1_cout <= 16'hc350))
		key1_cout <= key1_cout + 1'b1;
	
	if(key1_cout == 16'hc349)
	begin
		dds_freq <=dds_freq + 1'b1;
		dds_we_req <= 1'b1;
	end
	else begin
		dds_freq <=dds_freq;
		dds_we_req <= 1'b0;
	end
end	

//DDS IP产生sin/cos波形
sin_cos sin_cos_inst(
	.clk(clk),
	.we(dds_we),
	.data(dds_data),
	.cosine(cosine),
	.sine(sine),
	.phase_out()
);

endmodule


程序通过检测开发板上按键 KEY1 ,如果按键 KEY1 每按下一次,寄存器 dds_freq 的值就会加 1, 程序就会对 DDS IP 写入一个 data 数据来改变相位的增加量,从而改变输出波形的频率。程序中设置了 16 种相位的增加量,所以可以让 DDS 产生 16 个不同频率的正弦波。在本实验的 DDS IP 的配置中,相位增加的数据宽度为 29 位,所以最小的频率输出为50Mhz/2^29, 约 0.093Hz。如果想让 DDS 输出 1Khz 的波形,就需要写入相位增加值10737 。 相位增加值和频率的计算公式如下:
                                                                    相位增加值=( fhz * 2^29 )/( 50 * 1000000)

仿真图如下:

<think>好的,用户想用Verilog实现DDS,需要相关资料或代码示例。首先,我得回忆DDS的基本结构,根据之前提供的引用,DDS主要由相位累加器、波形存储器、D/A转换器和低通滤波器组成。用户可能关注的是FPGA上的实现,所以Verilog代码的结构应该围绕这些模块展开。 接下来,用户可能需要一个具体的代码示例。查表法比较常见,适合用ROM存储波形数据。相位累加器是关键,需要根据频率控制字不断累加,然后取高位作为ROM的地址。波形存储器可以用FPGA的Block RAM实现,可能需要初始化ROM内容,比如正弦波的幅度值。 然后,考虑如何生成频率可调的波形。频率控制字K的计算公式是K = (f_out * 2^N)/f_clk,其中N是相位累加器的位数。这需要用户根据系统时钟和所需频率来设定。 还要注意代码的可综合性和资源优化,比如使用寄存器来同步输出,避免毛刺。另外,可能需要模块化设计,分相位累加、波形查找、DAC模拟等部分。 用户可能遇到的问题包括相位累加器的位数选择、ROM表的大小和精度,以及如何验证设计的正确性。可能需要建议他们进行仿真,观察波形是否符合预期,或者使用开发板实际测试输出。 最后,相关问题的部分要考虑用户可能的后续疑问,比如优化方法、参数影响、应用场景以及验证方式,这些都需要在回答中覆盖,帮助用户全面理解DDS的实现过程。</think>### 如何使用Verilog实现DDS(直接数字合成器) #### 一、DDS核心模块设计 DDS的核心结构包含相位累加器、波形存储器和控制逻辑,Verilog实现需遵循以下步骤: 1. **相位累加器** - 作用:根据频率控制字$K$生成线性递增的相位值 - 公式:$$ \phi[n] = (\phi[n-1] + K) \mod 2^N $$ - Verilog实现示例: ```verilog module phase_accumulator( input clk, rst, input [31:0] freq_word, // 频率控制字K output reg [31:0] phase // 当前相位值 ); always @(posedge clk or posedge rst) begin if (rst) phase <= 32'd0; else phase <= phase + freq_word; end endmodule ``` 2. **波形存储器(ROM)** - 存储预先生成的正弦波幅度量化值 - 典型配置:12位地址对应4096点,12位幅度分辨率 - ROM初始化示例(以正弦波为例): ```verilog module wave_rom( input [11:0] addr, // 取相位值高12位 output reg [11:0] data ); always @(*) begin case(addr) 12'h000: data = 12'h800; // -π相位 12'h001: data = 12'h832; // ... 4096个预计算点 12'hFFF: data = 12'h7FF; // +π相位 endcase end endmodule ``` 3. **系统集成** ```verilog module dds_top( input clk, rst, input [31:0] freq_word, output [11:0] dac_out ); wire [31:0] phase; wire [11:0] rom_addr = phase[31:20]; // 取高12位作为地址 phase_accumulator pa_inst( .clk(clk), .rst(rst), .freq_word(freq_word), .phase(phase) ); wave_rom rom_inst( .addr(rom_addr), .data(dac_out) ); endmodule ``` #### 二、关键参数设计 1. **频率分辨率** $$ \Delta f = \frac{f_{clk}}{2^N} $$ 其中$N$为相位累加器位数,典型值32位时,100MHz时钟对应0.023Hz分辨率 2. **输出频率计算** $$ f_{out} = \frac{K \cdot f_{clk}}{2^N} $$ 例如:$f_{clk}=100MHz, N=32, K=42949673$时,输出1MHz信号 #### 三、性能优化技巧 1. **压缩ROM资源** - 使用1/4波形对称性存储 - 采用幅度压缩算法 2. **时序优化** ```verilog reg [11:0] dac_reg; // 添加输出寄存器 always @(posedge clk) dac_reg <= rom_data; ``` 3. **杂散抑制** - 增加相位抖动注入模块 - 采用更高位数的相位截断 #### 四、应用示例 ```verilog // 生成10MHz信号(100MHz时钟) parameter F_CLK = 100_000_000; wire [31:0] K = (10_000_000 * (2**32)) / F_CLK; dds_top dds_inst( .clk(sys_clk), .rst(sys_rst), .freq_word(K), .dac_out(dac_output) ); ``` #### 五、验证方法 1. **Modelsim仿真** ```verilog initial begin $dumpfile("wave.vcd"); $dumpvars(0, dds_top); #1000 $finish; end ``` 2. **SignalTap调试** - 捕获相位累加器输出 - 观察DAC输出波形连续性
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