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RSS订阅原创 FPGA正交解调器课程设计（Verilog语言）
采样频率用输入时钟的二分频的理由如下：在发挥部分中，信号频率最高达到2MHz，根据采样定律，采样频率应该不低于4MHz，考虑到容易实现，选择将输入时钟2分频，它高于4MHz，又与4MHz 比较接近，且很容易实现。输出波形如图6所示，其中本振信号发生器输出sin_out_I，输入信号发生器输出sin_out_Q（Q 路）和cos_out_I（I 路），乘法器输出sig_out_I（I 路）和sig_out_Q（Q 路），滤波器输出Out_I（I 路）和Out_Q（Q 路）。FIR 低通滤波器设计完成。
2024-05-31 13:06:26
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2024-05-31
空空如也
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