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参考《编程艺术》魏家明著任务（task）和函数（function既提供了从不同位置执行公共代码的能力，也提供了把大过程分为小过程的能力。

包含在case和endcase之间的代码（也包括casex和casez）..endcasecasez语句是case语句的一个变种。casez语句允许“z”和“?”值在比较时被当作不关心的值。如果“z”和“?”在case_expression和case_item中，那么就不关心对应的位。“z”和“?”的等价的。注意：当编写可综合的代码时，要小心使用casez；使用casez时，最好使用？表示不关心。casex语句是case语句的一个变种。casex语句允许“x。

参考《编程艺术》魏家明著Verilog行为模型包含有控制仿真和操作变量的过程语句，它们包含在过程快内。每个过程块都有一个与他相联系的活动流。活动从initial 和 always开始，每个initial和always都开始各自的活动流。所有活动流都是并发的，用于模拟硬件固有的并发行为。所有由initial和always定义的活动流在仿真0时刻同时开始，initial只执行一次，always重复执行。

用户定义原语（User-defined primitive，UDP）是一种模拟硬件技术，可以通过设计新的原语单元扩大门原语集合。UDP可以和门原语一样使用，用于表示要模拟的电路。UDP分为两种：1.组合UDP：使用输入值决定下一个输出值。2.时序UDP：使用输入值和当前值决定下一个输出值，他可以模拟边沿敏感和电平敏感的行为，所以可以用来模拟触发器和锁存器。每个UDP只能有一个输出，只能有3种状态：0，1和x。不支持z，如果输入值是z，那就就被当作x。对于时序UDP，输出值总是和内部状态保持一致。

参考《编程艺术》魏家明著Verilog共有14中逻辑门和12种开关，用于提供门级和开关级模型。

参考《编程艺术》魏家明著。

参考《编程艺术》魏家明著。

参考《Verilog 编程艺术》魏家明著。

Verilog采用四值逻辑：1/ 0：表示Low，False，Ground，VSS，Negative Assertion2/ 1：表示High，True，Power，VDD，VCC，Positive Assertion3/ x或X：表示Unkonwn，4/ z或Z：表示High Impedance，Tri-State，Disable Driver。整数常数的定义规则如下：1。

参考《Verilog 编程艺术》魏家明著。

所谓逻辑综合就是在标准单元库和特定的设计约束的基础上，把设计的高层次描述转换成优化的门级网表的过程。标准单元库（工艺库）可以包含简单的单元，例如与门，或门和或非门等基本逻辑门，也可以包含宏单元，例如加法器，多路选择器和特殊的触发器。自动化的逻辑综合工具有效减少了高层次设计到门级网表的转化时间。

【代码】Verilog 学习之HDLBits题目整理。

对指令数目与寻址方式都做了精简，只保留经常使用的指令，因此实现更加容易，指令并行程度较好，编译器效率较高。其特征包括统一指令编码、泛用的寄存器，单纯的寻址模式等，每条指令的执行时间较短。微架构（Microarchitecture）是指CPU内部的具体硬件电路的设计布局，用于指令翻译指令，完成相应操作。ISA作为处理器与软件之间的接口，规定了处理器可以执行的指令的集合，涵盖了各种操作，例如加法，乘法。微架构决定了CPU的性能，包括时钟频率等，不同微架构会让相同指令集的CPU展现截然不同的性能。

基本门类别：and（与门），nand（与非门），or（或门），nor（或非门），xor（异或门），xnor（同伙们）。在verilog中这些们都具有一个标量输出端和多个标量输入端。在门级（低级）抽象层次上，电路是用表示们的术语来描述的，如用与门（and），与非门（nand）等来描述。两种基本门：缓冲器（buf）；具有一个标量输入和多个标量输出。端口列表中最后一个终端连接至输入端口，其他连接至输出端口。：门的端口列表第一个端口必定是输出端口，其后为输入。