- 博客(15)
- 收藏
- 关注
RSS订阅原创 国产安路FPGA FD软件提示Launching test Debug’ has encounteda problem怎样解决
2、我主要排查了新建工程，还是不行，重新配置DI，还是不行，重新新建TD工程，只包含最小系统也还是不行，都快把我整疯了，然后我用之前生成的fd工程，就能正常的debug，然后debug配置界面也是一样的（至少当时是有对比过）。然后就主要排查td方面的问题，最终还是没找出来。3、然后我想到我的fd的licence过期了，但我在打开fd工程的时候没有提示过期，就没有管，可能是不是虽然没提示过期但有些功能还是不能正常使用，于是去下载了最新的licence，然后试了一下还是不行。
2025-07-07 14:38:09
201
原创 安路FPGA 提示 ERROR:cannot find pin GPIO in the model design_sys_i,or GPIO is a multi-pin port‘s name 报错
4、最后先将.adc的所有相关的约束注释掉，然后Syn Opt->右键->选择run。等跑完之后再点击tool->IO_constraint再ui界面里进行引脚约束，然后再报错，再编译才不会报错。1、想在di中添加一个gpio，然后修改了di重新生成，然后再编译，就报这样的错，提示没找到这个名为GPIO_gpio_io_o的一个端口，或者是多驱动，在design_sys_i模块中。3、然后检查了约束，和原理图，bank电压也没配置错，但就是会报错，就匪夷所思。2、我去看了，明明有这些信号。
2025-07-07 11:19:19
146
原创 vivado AXI BRAM Controller(4.1) IP核地址变化为4的倍数解决
AXI BRAM Controller IP核
2024-07-04 14:33:32
1280
5
原创 VIVADO 查看各个bank固定引脚的用途/怎样打开管脚约束/分配管脚
1、只是为了记录自己遇到问题，在网上搜集到的相关解决方法，方便后续自己回忆和加深理解，侵权删。
2024-07-04 14:12:27
4473
原创 VIVADO将PL_top单独成立模块，不放在BD里
1、首先点击这个“ps7_0_axi_periph”,新增一个端口。4、选择port的类型和命名，因为是要输出，所以选择output。9、最后再按照修改BD的流程，进行修改就行了。3、然后右键选择create port。6、点一下编译按钮看一下有没有错误。8、然后地址就被分配上去了。
2024-03-22 11:32:35
359
原创 modelsim Memory List界面显示内容进制切换
1、只是为了记录自己遇到问题，在网上搜集到的相关解决方法，方便后续自己回忆和加深理解，侵权删。
2024-02-23 10:16:05
1395
空空如也
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人