路漫漫其修远兮，吾将上下而求索

提取DNG中的RAW二进制数据

介绍数字增益的概念以及Verilog硬件实现

BNR（Bayer Noise Reduction），俗称RAW域降噪，本文介绍使用Verilog实现RAW图像的高斯滤波对图像进行降噪。高斯滤波基本的算法思想还是获取一个邻域窗口，设置一个高斯卷积核，然后对RAW的四个通道分别应用高斯卷积核进行邻域像素加权。这里使用3x3高斯卷积核，由于是RAW图像，因此需要获取5x5窗口来拆分通道。一般图像高斯核为以下样子：核中心所占比例最大，往四周方向占比逐渐降低。

对图像处理中的降噪算法进行归纳整理综述

介绍ISP算法中黑电平BLC方法

讲解ISP图像信号处理器中坏点校正DPC的硬件实现

ISP Pipline中坏点校正DPC算法的MATLAB仿真

论文中用不同的曝光量拍摄了场景的多张照片。算法使用这些不同曝光的照片来恢复成像过程的响应函数，该算法可以将多张照片融合成一个单一的、高动态范围的辐射图，其像素值与场景中的真实辐射值成正比

介绍图像信号处理器ISP中的HDR技术，HDR是ISP Pipeline中的可选环节

从零开始封装并 打包自定义IP核，以xil_camif IP核verilog源码为例子创建新的IP核，解决自定义IP Make Error问题

先去噪然后再颜色插值虽然简单和直接，但长时间以来被认为是低效的，将传统的灰度去噪滤波器直接应用于CFA是有问题的，因为CFA的底层镶嵌结构，这违反了这些滤波器所依赖的关于自然图像中局部平滑性的基本假设。缺点是，当去噪的CFA图像进行插值时，由于下采样导致了部分内容的割裂，滤波会导致许多细节的丢失和伪影的产生。2、协同滤波：对形成的组进行三维变换（由可分离的二维离散余弦（DCT）和一维Haar变换组成），通过变换系数的收缩来衰减噪声，反转三维变换以生成所有分组块的估计值，并将块的估计返回到它们的原始位置。

对于ISP Pipeline的详细介绍

ZYNQ视频图像处理系统，ISP图像处理硬件实现

论文提供了一个ISP Pipeline的全流程软件，可以方便的更改某一阶段的算法并查看该算法最终Pipeline输出的效果，但是由于使用的是Adobe的DNG SDK，整个ISP Pipeine的很多阶段被隐藏了，通常一些处理都是调用库或者使用DNG中携带的信息，还是不能更好的从数据流角度透明展示ISP pipeine的各个阶段，后续准备使用传统的ISP算法简单搭建一个类似的MATLAB仿真平台。论文对比了图像在非线性处理前的降噪结果说明了非线性处理会改变噪声的分布情况，因此降噪最好在非线性处理前进行。

Learning to See in the Dark论文阅读与源码解读